スライド 1

CDS機能を備えた
積分型SOI pixel 検出器のまとめ
2010.04.22
エレクトロニクスシステムG
池本由希子
関連資料
http://research.kek.jp/people/yikemoto/soi/doc/subindex.html
Outline
1.SOI pixel検出器について
2.開発検出器の回路の特徴
3.レイアウトの特徴
4.性能試験
5.問題点
6.開発プログラム
7.開発チップのまとめ
2
1.SOI pixel検出器について
SOI pixel 検出器とは？
2枚のSi基板をInsulator層を介してはり合わせた基板を使用し、
片面をセンサー、もう一方にエレクトロニクスを形成
Monolithic pixel 検出器
<<利点>>
・エレキ ― センサー間の寄生容量少
S/N 大、高速読み出し可
・対Bulk CMOSでリーク電流少
低消費電力動作が可能
・Bump bondingが不要
高集積化が可能
<<解決課題>>
・back gate 効果
・SiO2 - Si界面ホールトラップ (radiation damage)
トランジスタの特性変化
・クロストーク
3
2.開発検出器の回路の特徴
今までの開発検出器
いままでの開発の
積分型pixel検出器（INTPIX2）は
基本的な3Tr型active pixel sensor
動作が確認できた！
今回の開発で取り入れた機能
増幅段トランジスタの閾値バラツキによる
オフセット電圧変化の影響を抑制
リセット時にのるkTCノイズ除去
Correlated Double Sampling (CDS) の導入
4
2.開発検出器の回路の特徴
INTPIX_CDSのTOP写真
Chip size : 2.4mm x 2.4mm
pixel 数 32 x 32 pixels
(28um x 28um / pixel)
5
2.開発検出器の回路の特徴
増幅段トランジスタの閾値バラツキによるオフセット電圧の変化
増幅段トランジスタ
各pixel内の増幅段トランジスタの閾値の
バラツキによって出力が変わる。
6
2.開発検出器の回路の特徴
増幅段トランジスタの閾値バラツキによるオフセット電圧の変化
増幅段トランジスタ
後段のキャパシタを利用して
閾値オフセットをキャンセル
Column CDS
Column
buffer
C
Analog
buffer
output
SHR
各pixel内の増幅段トランジスタの閾値の
バラツキによって出力が変わる。
Vclamp
7
2.開発検出器の回路の特徴
kTCノイズとは？
容量にスイッチを使って電圧を保持するときなどに発生
原因：スイッチなどの抵抗の熱雑音
スイッチOFF時に容量が熱雑音を保持
リセット電圧にランダムにkTCノイズがのる
RSTV
(固定)
Cd
Cd : 検出器容量
平均２乗雑音電圧Vn
検出器容量の電位
R
Reset SW
RSTV
(固定)
＝
Vcd (キャパシタ電位)
Vcdに現れる揺らぎ
（検出器容量を10fFと仮定）
kT
1.381023  300
Vn 

 0.6 m V  40 electrons 相当
Cd
10 fF
k:ボルツマン定数、T:温度[K]
8
2.開発検出器の回路の特徴
CDS動作
シグナル電圧
サンプリング
リセット電圧
サンプリング
pixel
Vcs
Vcr
CDS出力 = Vcs – Vcr
SENS電
圧
リセット電圧とシグナル電圧の両方をサンプリング
１pixel内に組み込み、オンライン処理
9
2.開発チップの回路の特徴
回路動作(1)
Vc
Vi
Vo
Vcr
pixel
①リセット電圧保持（Cr）
②リセットスイッチOFF
③シグナル電圧保持（Cs）
④差分用キャパシタCc片端電位Vo=Vclampに固定+リセット電圧読み出し
⑤SHRスイッチOFF
⑥シグナル電圧読み出し
10
2.開発チップの回路の特徴
回路動作(２)
Vc
Vi
Vo
Vcr
pixel
①リセット電圧保持（Cr）
②リセットスイッチOFF(kTCノイズ含む)
③シグナル電圧保持（Cs）
④差分用キャパシタCc片端電位Vo=Vclampに固定+リセット電圧読み出し
⑤SHRスイッチOFF
⑥シグナル電圧読み出し
11
2.開発チップの回路の特徴
回路動作(３)
Vc
Vi
Vo
Vcs
pixel
①リセット電圧保持（Cr）
②リセットスイッチOFF
③シグナル電圧保持（Cs）
④差分用キャパシタCc片端電位Vo=Vclampに固定+リセット電圧読み出し
⑤SHRスイッチOFF
⑥シグナル電圧読み出し
12
2.開発チップの回路の特徴
回路動作(４)
Vc
Vcr
Vi
pixel
Vo
Vi = Vcr
Vc = Vi – Vo
= Vcr - Vclamp
Vo = Vclamp
①リセット電圧保持（Cr）
②リセットスイッチOFF
③シグナル電圧保持（Cs）
④差分用キャパシタCc片端電位Vo=Vclampに固定+リセット電圧読み出し
⑤SHRスイッチOFF
⑥シグナル電圧読み出し
13
2.開発チップの回路の特徴
回路動作(５)
Vc
Vcr
Vi
pixel
Vo
Vi = Vcr
Vc = Vcr – Vclamp
(保持)
Vo = Vi – Vc = Vclamp
①リセット電圧保持（Cr）
②リセットスイッチOFF
③シグナル電圧保持（Cs）
④差分用キャパシタCc片端電位Vo=Vclampに固定+リセット電圧読み出し
⑤SHRスイッチOFF
⑥シグナル電圧読み出し
14
2.開発チップの回路の特徴
回路動作(６)
Vc
Vcs
Vi
pixel
Vo
Vi = Vcs
Vc = Vcr – Vclamp
(保持)
Vo = Vi – Vc
= Vcs – Vcr + Vclamp
①リセット電圧保持（Cr）
②リセットスイッチOFF
③シグナル電圧保持（Cs）
④差分用キャパシタCc片端電位Vo=Vclampに固定+リセット電圧読み出し
⑤SHRスイッチOFF
⑥シグナル電圧読み出し
15
2.開発チップの回路の特徴
タイミングチャート
pixel
Column buffer
Analog buffer
C
REC
sensor
STORE
Row
read_x select
sel_x
Column
select
SHR
Vclamp
1フレーム
SENS
SW
REC
STORE
read_x
sel_x
SHR
Simulationでの動作確認
2.開発チップの回路の特徴
pixel
SENS
SW
cout
C-buf
sout
rout
A-buf
aout
1フレーム
REC
STORE
read_x
sel_x
SHR
Simulationでの動作確認
cout
読み出し
sout
rout
aout
3.レイアウトの特徴
・センサー部の電界によるback gate 効果
・ SiO2 - Si界面でのホールトラップ
トランジスタの特性変化
Buried P-Well Technology
Implant through SOI layer
Threshold低下が
始まる電圧が高くなる
0.4
nmos tr th (V)
(Buried P-Well)
Back gate effect with p dose
0.5
0.3
1.00E+17
8.00E+16
5.00E+16
3.00E+16
2.00E+16
1.00E+12
0.2
0.1
0
-0.1
p+
dose量[/cm3]
-0.2
0
BPWなし
200
400
Back bias (V)
600
TCAD simulation
by 三好敏喜氏@KEK
センサー部のp+より低い濃度でimplantを打ち込む
シリコンバルクの電位の影響を減らし、Insulator 層内の
電界を弱めるので、back gate効果の抑制が期待できる
18
3.レイアウトの特徴
で囲った部分の下にBPW層をもうけて、
Back gate 効果の抑制を試みた
（デジタル回路部・bias回路・電源・IO buffer部分）
例１）コーナー電源レイアウト図
例２）IO Buffer レイアウト図
19
3.レイアウトの特徴
RST
BPW層の配置の違いによる
pixelの出力の違いをみるために
3エリアに分けた（レイアウトは次項）
RSTV
A
read_x
・・・
Row Address
Decoder
C
A
B
・
・
・
RA[4:0]
RAEN
STOREI
REC
SW
B
Chip size : 2.4mm x 2.4mm
pixel 数 32 x 32 pixels
(28um x 28um / pixel)
C
IINLD
IIN2
LEN_x
REN_x
LOAD_SW
A : 16 x 16 pixels
B : 16 x 16 pixels
C : 16 x 32 pixels
load
vh2
rbuf
BiasV
・・・
aobuf
CA[4:0]
CAEN
AOUT
Column Address Decoder
sel_x
SHR
VCLAMP
20
3.レイアウトの特徴
A : 16x16 pixels
B : 16x16 pixels
C : 16x32 pixels
電極
センサー下部全体に
buried pwell
センサー下部全体に
buried pwell
＋
外周buried pwell
電極付
従来型
:センサー (p+)
21
4.性能試験
開発チップ
試験環境
上：INTPIX_CDSボード
下：SEABASボード
Ethernet を
通してPCへ
※SEABASボードには
センサーコントロール用FPGA
TCP/IP用FPGA(SiTCP)
ADC,DACなどを搭載
マスクイメージの取得
電源電圧
1mW 、650nsレーザー
積分時間：400ns
読出時間 : 480ns/pixel
22
4.性能試験
RST
Pixel:28um x 28um
RSTV
A
read_x
・・・
Row Address
Decoder
STOREI
REC
SW
C
A
B
・
・
・
RA[4:0]
RAEN
※A,B,Cはレイアウトが異なる
（p.20参照）
C
IINLD
IIN2
LEN_x
REN_x
LOAD_SW
load
vh2
rbuf
BiasV
B
Chip size : 2.4mm x 2.4mm
pixel 数 32 x 32 pixels
(28um x 28um / pixel)
A : 16 x 16 pixels
B : 16 x 16 pixels
C : 16 x 32 pixels
・・・
aobuf
CA[4:0]
CAEN
AOUT
Column Address Decoder
sel_x
VCLAMP
※※今回はエリアCのみで試験を行った。
A,Bエリアはうまく動作しているように見えなかった =>何故？
SHR
23
4.性能試験
エリアC（16ｘ32pixel）の光応答
CDS無
（レーザーポインタを当てた時）
CDS有
Laser 光なし
Mean 2482
Mean 894
Laser 光あり
Mean 2900
Mean 1544
4.性能試験
出力電圧範囲
Vsense
CDSを使わない方法で読み出し。
Reset = Hi 固定にしておき、
RSTVを変化さることで
Vsenseにかかる電圧（入力電圧）
を変える
VLLD
VL2
1800
(VL2はcolumn bufferおよび
analog buffer内のbias電圧)
1600
AOUT (mV)
1400
1200
1000
VL2=0.807,VLLD=0.783
800
VL2=0.867,VLLD=0.783
600
VL2=0.867,VLLD=0.871
VL2=0.807,VLLD=0.871
400
200
0
0
500
1000
RSTV (V)
1500
2000
25
4.性能試験
出力電圧範囲
Vsense
Reset = Hi 固定にしておき、
RSTVを変化さることで
Vsenseにかかる電圧（入力電圧）
を変える
VLLD
VL2
1800
(VL2はcolumn bufferおよび
analog buffer内のbias電圧)
1600 設計時の想定出力電圧範囲
AOUT (mV)
1400
現状の最大出力電圧範囲
1200
1000
VL2=0.807,VLLD=0.783
800
VL2=0.867,VLLD=0.783
600
VL2=0.867,VLLD=0.871
VL2=0.807,VLLD=0.871
400
200
0
0
と2009.09学会発表前には
考えていた
500
1000
RSTV (V)
1500
2000
26
4.性能試験
出力電圧範囲
Vsense
Reset = Hi 固定にしておき、
RSTVを変化さることで
Vsenseにかかる電圧（入力電圧）
を変える
VLLD
VL2
1800
(VL2はcolumn bufferおよび
analog buffer内のbias電圧)
1600
AOUT (mV)
1400
測定上のモニター電圧範囲
VL2 :0.807～0.867
VLLD:0.783～0.871
1200
1000
VL2=0.807,VLLD=0.783
800
VL2=0.867,VLLD=0.783
600
VL2=0.867,VLLD=0.871
VL2=0.807,VLLD=0.871
400
200
0
0
と2009.09学会発表前には
考えていた
500
回路に流す電流値を決めるbias回路が
設計時の想定通りに動いているか
1000
1500
2000
検証する必要あり！
RSTV
(V)
27
4.性能試験
gain ちなみにこのdocumentの測定では
VL2=0.807, VLLD=0.783,RSTV=0.7,Vclamp=0.8で固定である
この時のGainはコレ
1800
1600
AOUT (mV)
1400
y = 0.5x + 505.14
1200
1000
VL2=0.807,VLLD=0.783
800
VL2=0.867,VLLD=0.783
600
VL2=0.867,VLLD=0.871
400
VL2=0.807,VLLD=0.871
200
0
0
500
1000
RSTV (V)
1500
2000
4.性能試験
リセット電圧
シグナル電圧
Simulation例
この時は正味のシグナル電圧0.75V（シグナル電圧－リセット電圧）の時に
アナログ出力が1.27V出ることを示している
4.性能試験
Vclamp=0.8のときに
net signalを変えながら前項のsimulationを行った結果
Gain @Vclamp=0.8V
1.5
y = 0.6143x + 0.8014
1.4
1.3
AOUT(V)
1.2
1.1
1
0.9
0.8
0.7
0.6
0.5
0
0.2
0.4
0.6
0.8
1
1.2
net signal (V)
ん？多少Gainは下がるけど想定通りの結果に近い？？
30
4.性能試験
しかしbias回路のシミュレーション結果とモニター電圧が大きく違う
下記はVL2モニター端子で出る電圧の予想値
Bias2_sim1.sp
813mV
VL2
理想値＝0.706mV
10K
理想値＝12uA
770mV
50K
4.性能試験
可変抵抗を100kΩに変えて電流測定をした結果
最大でも予想（前項）の半分程度の電流しか流れていない。
測定上のモニター電圧範囲
VL2 :0.807～0.867
電流値（uA）
問題あり！
7
ん？違うぞ？
6
電流値(uA)
Simulation上のモニター電圧範囲
VL2 :0.770～0.813
実際には抵抗分割で流す電流量を決めて
電流源のトランジスタに流し、current mirrorで
配っている。そのためゲート電圧のモニターだけでは
実際にどれだけの電流がながれているかわからない
というわけで電流値を測定してみた。
5
4
3
2
1
0
0
20
60
80
100
120
抵抗値（ｋΩ）
この時のモニタ－電圧値
電流値vsゲート電圧
電流値vsゲート電圧
0.83
1.72
0.82
1.7
0.81
1.68
IIN2(V)
VL2（V)
40
0.8
1.66
0.79
1.64
0.78
1.62
0.77
1.6
0
1
2
3
4
電流値(uA)
5
6
7
0
1
2
この時のモニター電圧範囲が変わったのは
可変抵抗を50->100kΩ変更のため？
3
4
5
6
7
電流値(uA)
32
4.性能試験
とにかく回路の特徴であるCDSの効果についての検証を行った・・・
一つのチップで読み出し方法を変えることでCDS無と有を測定出来る
以後の測定条件は露光時間： 560ns、読み出し時間：480ns/pixel、Vback=3V
ノイズ測定（１）－kTCノイズ
CDS無
実はなぜかこの露光時間でしかうまく測定できなかった・・・
・検出器遮光状態での選択した1pixelの出力バラツキ結果
ペデスタルヒストグラム
RMS = 6.5 ⇒ 195electron相当
ADC count
CDS有
RMS = 2.8 ⇒ 84electron相当
ADC count
1pixelでの出力のバラツキが抑えられている
CDS機能によりkTCノイズの抑制ができている！！
33
4.性能試験
ノイズ測定（２）－オフセットノイズ
・検出器遮光状態での全pixelの出力バラツキ結果
CDS無
ペデスタルヒストグラム
RMS = 22 ⇒ 660electron相当
ADC count
CDS有
RMS = 2.7 ⇒ 81electron相当
ADC count
pixelごとの出力バラツキが抑えられている
CDS機能によりオフセットノイズが抑制されている！！
34
4.性能試験
とりあえずCDS機能はきちんと動作しており、kTCノイズや
pixel間のオフセット電圧の差を抑制できていることがわかっ
た。
しかし、バイアス回路の動作やある一定の露光時間でしか
測定できないのは問題・・・
さらに致命的な問題が・・・（露光時間にも影響するかも）
次頁へ
35
5.問題点
実は今までの結果は1pixelごとに露光＋読み出しを行っている
何故かというと・・・
CDS読み出しの問題点（１）
レーザー照射なし
レーザー照射あり
・・・
読み出し方向
オシロスコープの出力
1Frame(32x32pixel)ごとの露光＋CDS読み出しで
データを取得すると、最初の読み出しpixelから徐々に
出力電圧が下がっていることがわかった。
36
5.問題点
CDS読み出しの問題（２）
pixel内部
シグナル電圧
読み出しスイッチ
リセット電圧
読み出しスイッチ
37
5.問題点
読み出し動作（１）
RST
赤線はすべてのpixelに共通
（薄い赤の部分にあるスイッチがすべて連動）
RSTV
緑線はpixel選択線
■は読み出し中のpixel
Row1
Row2
Row3
Row4
RA[4:0]
RAEN
Row Address
Decoder
・
・
・
・
・
シグナル信号スイッチ
リセット信号スイッチ
SW
・・・
aobuf
CA[4:0]
CAEN
Column1
AOUT
Column Address Decoder
SHR
VCLAMP
38
5.問題点
読み出し動作（２）
RST
赤線はすべてのpixelに共通
（薄い赤の部分にあるスイッチがすべて連動）
RSTV
緑線はpixel選択線
■は読み出し中のpixel
Row1
Row2
Row3
Row4
RA[4:0]
RAEN
Row Address
Decoder
・
・
・
・
・
シグナル信号スイッチ
リセット信号スイッチ
SW
・・・
aobuf
CA[4:0]
CAEN
Column1
AOUT
Column Address Decoder
SHR
VCLAMP
39
5.問題点
読み出し動作（３）
RST
赤線はすべてのpixelに共通
（薄い赤の部分にあるスイッチがすべて連動）
RSTV
緑線はpixel選択線
■は読み出し中のpixel
Row1
Row2
Row3
Row4
RA[4:0]
RAEN
Row Address
Decoder
・
・
・
・
・
シグナル信号スイッチ
リセット信号スイッチ
SW
・・・
aobuf
CA[4:0]
CAEN
Column1
AOUT
Column Address Decoder
SHR
VCLAMP
40
5.問題点
読み出し動作（４）
RST
赤線はすべてのpixelに共通
（薄い赤の部分にあるスイッチがすべて連動）
RSTV
緑線はpixel選択線
■は読み出し中のpixel
Row1
Row2
Row3
Row4
RA[4:0]
RAEN
Row Address
Decoder
・
・
・
・
・
このpixelの信号を読み出そうとする時、
このpixelのシグナルとリセットのスイッチは
すでに何度も開閉されている
シグナル信号スイッチ
リセット信号スイッチ
SW
・・・
aobuf
CA[4:0]
CAEN
Column1
AOUT
Column Address Decoder
SHR
VCLAMP
41
5.問題点
CDS読み出しの問題点（３）
pixel内部
シグナル電圧
読み出しスイッチ
配線容量
リセット電圧
読み出しスイッチ
シグナル電圧読み出しスイッチとリセット電圧読み出しスイッチは全pixelで共通。
そのため読み出しが時間的に後になるpixelでは配線容量の存在によって
保持電圧が平均化されてしまう？？
42
5.問題点
シミュレーション結果（１）：配線容量の考慮
pixel内部
シグナル電圧
読み出しスイッチ
リセット電圧
読み出しスイッチ
配線容量をレイアウトから見積もると～0.5ｆF
43
5.問題点
シミュレーション結果（１）：タイミングチャート
露光
読み出し
SENS電圧
露光・読み出し切り替えスイッチ
リセット電圧保持
シグナル電圧保持
pixel選択＋読み出し
Col_Out
シグナル電圧読み出し
リセット電圧読み出し
5.問題点
シミュレーション結果（２）：Col_Out
シグナル電圧
Col_Out
CDS出力
リセット電圧
露光後同じpixelを何度も読み続けると
配線容量にリセット・シグナルの保持電荷が
再配分され、徐々に「差」がなくなる
5.問題点
今回取り入れたCDS回路設計での大きな問題を発見。
・本来設計時に気付くべきところであった。
・しかし、SimulationではCDSがうまく動作するかどうか
を検討することに頭がいっぱいで、「pixel回路」
（例えば3x3の簡単なpixel回路でのsimulationなど）
としての動作確認まで行っていなかったことが原因。
・以降の設計への反省としたい。
46
6.開発プログラム
FPGA（ Firmware_ikemoto.zip ）
CDS有の読み出し
CDSを利用してデータを取得するときは1pixelごとに露光＆読み出しを行った。
初期化
(測定では外部トリガー使用)
trigger
露光１
（リセット電圧保
持）
PCへ
露光２
SiTCPによる転送
（1pixel data = 1byte x
2）
（シグナル電
圧保持）
このサイクル（次項にcode）を
1Frame(32x32pixels)行う
読み出し１（リ
セット電圧）
FIFOから取
り出し
FIFOへ
(length=15)
読み出し２（シ
グナル電圧）
CDS出力をADC
（12bit）へ
47
6.開発プログラム
CDS有の読み出し
前項の繰り返し部分のVHDLコード（抜粋）
address選択
net signal取り出し
reset電圧保持
signal電圧保持
sampling capacitor
のリセット
ADCデータをFIFOへ
48
6.開発プログラム
露光
CDS有の読み出し
Vclamp=0.8の時のAOUT出力
読出し
例1）
1.reset電圧保持
2.signal電圧保持
3.reset電圧読出し
4.signal電圧読出し
リセット
CAEN
AOUT
STORE
fifotrig
CAEN
RA0
SW
例2）
RST
1
CAEN
REC
STORE
SHR
オフセット：796mV
出力
：179mV
3
2
AOUT
4
STORE
fifotrig
fifotrig
このtrig（実際はこのtrigの40ns後）の時のデータを取っている
オフセット：788mV
出力
：344mV
49
6.開発プログラム
CDS無の読み出し
CDS無の読み出しでは全pixel露光後、各pixelの読み出しを行った。
その際先にCDSキャパシタをスルーするために（使用しない）その
キャパシタの前後の電圧を一定にしておく必要がある。
そのため先にCAEN(column enable signal)をON状態（bufsw1回路参照）、
VCLAMP=1.8Vで両端を固定しておき、読み出し時にはSHRをOFFにして
VCLAMPから切り離し、シグナル電圧を取り出す。
VDD=1.8V
この時Ccは０Vに維持
SHR=ON
VCLAMP=1.8Vで固定
Column select
(CAENのenable信号がONの時のみSelect可能)
50
6.開発プログラム
CDS無の読み出し
CAEN
RA0
RAEN
RST
SHR
・RSTの立下りからCAENの立ち上がりが
露光時間に相当
・CAENの立ち上がりから読み出しにはいる
・pixelの選択はRA0（Low、Highともに）
・SHRはLow activeなので読み出しの最初で
LowにしてVclampに電圧を固定し、CDS用
capasitorの両端電圧を0にする。
・RAENをHigh（シグナル読み出し）にする前
にSHRはHighにしてVclampから切り離す
AOUTの出力が変化している様子
RA0
RAEN
AOUT
fifotrig
このtrig（実際はこのtrigの40ns後）の時のデータを取っている
51
6.開発プログラム
Software（ DAQ_ikemoto.tar.gz ）
dac_tx.c
var_tx.c
Ex) infile_dac.txt
RSTV[mV] 700
CLAMP[mV] 800
PSUB[mv] 0
VBPG[mv] 0
Infile_dac.txt
Infile_var.txt
バイアス電圧
setvalue_dac.txt
setvalue_var.txt
Ex) infile_var.txt
RecTime[ns] 160
IntegTime[ns] 600
ScanRec[ns] 600
ScanStore[ns] 600
ResetTime[ns] 240
変数
Work2.sh
UDPを使ってバイアス電圧と
変数を取り込む
＋
DAQプログラム
52
6.開発プログラム
測定画面
dac、変数の設定
daqプログラム
Daq中のmonitor
32x32pixels
2次元表示
それぞれの1次元Histgram
(ADC ch vs count数)
エリアCのみ抜粋表示
（ 16x32pixels ）
53
6.開発チップのまとめ
Location
Left
Location
Bottom
PAD No.
1
I/O Buffer
pad90_4M_noM123
2
pad90_4M_noM123
VDET
3
S02_CORNER_VER2_L2
VDD18
1.8V VDD core
4
S02_CORNER_VER2_L2
VDD33
3.3V VDD I/O
5
6
S02_CORNER_VER2_L2
S02_IT4N_L1
VSS
RA0
7
S02_IT4N_L1
RA1
8
S02_IT4N_L1
RA2
9
S02_IT4N_L1
RA3
10
S02_IT4N_L1
RA4
11
S02_IT4N_L1
RAEN
12
S02_VSS_L1
13
S02_VDD33_L1
14
S02_IT4N_L1
15
iod_L1
IINLD
16
S02_IT4N_L1
LEN_x
17
iod_L1
VLLD
18
S02_CORNER_VER2_L2
VDD18
1.8V VDD core
19
S02_CORNER_VER2_L2
VDD33
20
VSS
21
S02_CORNER_VER2_L2
pad90_4M_noM123
22
pad90_4M_noM123
VGUARDIO
VBIAS
23
I/O Buffer
pad90_4M_noM123
Signal Name
-
24
pad90_4M_noM123
VDET
25
S02_CORNER_VER2_L2
VDD18
1.8V VDD core
26
S02_CORNER_VER2_L2
VDD33
27
28
S02_CORNER_VER2_L2
iod_L1
VSS
IIN2
29
S02_IT4N_L1
30
iod_L1
31
S02_VDD18_L1
32
S02_VSS_L1
33
S02_VDD33_L1
34
S02_IT4N_L1
CA4
35
S02_IT4N_L1
36
37
PAD No.
Signal Name
-
Pin assign
Comment
Location
PAD No.
45
I/O Buffer
pad90_4M_noM123
46
pad90_4M_noM123
VDET
47
S02_CORNER_VER2_L2
VDD18
1.8V VDD core
48
S02_CORNER_VER2_L2
VDD33
3.3V VDD I/O
49
50
S02_CORNER_VER2_L2
S02_IT4N_L1
VSS
SHR
51
iothr_L1
52
iod_L1
AOUT
53
S02_OT4A_L1
CSEL_x
54
iothr_L1
PSUB
55
S02_VDD18_L1
VDD18
56
S02_VSS_L1
57
S02_VDD33_L1
VDD33
58
S02_VDD18_L1
VDD18
59
S02_VSS_L1
60
S02_VDD18_L1
61
S02_VSS_L1
62
S02_CORNER_VER2_L2
VDD18
1.8V VDD core
3.3V VDD I/O
63
S02_CORNER_VER2_L2
VDD33
3.3V VDD I/O
Ground
64
65
S02_CORNER_VER2_L2
pad90_4M_noM123
VSS
VGUARDIO
66
pad90_4M_noM123
Ground
VSS
Right
VDD33
LOAD_SW
Comment
PAD No.
Comment
Ground
CLAMP
VSS
VSS
VDD18
VSS
Ground
VBIAS
67
I/O Buffer
pad90_4M_noM123
68
pad90_4M_noM123
VDET
69
S02_CORNER_VER2_L2
VDD18
1.8V VDD core
3.3V VDD I/O
70
S02_CORNER_VER2_L2
VDD33
3.3V VDD I/O
Ground
71
72
S02_CORNER_VER2_L2
iothr_L1
VSS
VBPGUARD
REN_x
73
S02_OT4A_L1
VL2
74
iothr_L1
VDD18
75
S02_VSS_L1
VSS
76
S02_VDD33_L1
VDD33
77
iothr_L1
RSTV
78
S02_IT4N_L1
SW
CAEN
79
S02_IT4N_L1
REC
S02_IT4N_L1
CA3
80
S02_IT4N_L1
RST
S02_IT4N_L1
CA2
81
S02_IT4N_L1
ENSTO
38
S02_IT4N_L1
CA1
82
S02_OT4A_L1
STOREO
39
S02_IT4N_L1
CA0
83
S02_IT4N_L1
STOREI
40
S02_CORNER_VER2_L2
VDD18
1.8V VDD core
84
S02_CORNER_VER2_L2
VDD18
1.8V VDD core
41
S02_CORNER_VER2_L2
VDD33
3.3V VDD I/O
85
S02_CORNER_VER2_L2
VDD33
3.3V VDD I/O
42
VSS
-
86
43
S02_CORNER_VER2_L2
pad90_4M_noM123
87
S02_CORNER_VER2_L2
pad90_4M_noM123
VSS
-
44
pad90_4M_noM123
88
pad90_4M_noM123
-
Location
Signal Name
-
VDD33
-
VBACK
Top
Ground
-
Signal Name
-
Comment
Ground
READ0_x
PSUB
VSS
-
VBACK
Ground
6.開発チップのまとめ
PAD_name
6.開発チップのまとめ
以降にschematicsを示す
6.開発チップのまとめ
ipix
6.開発チップのまとめ
bufsw1
6.開発チップのまとめ
SHR
6.開発チップのまとめ
Aobuf
6.開発チップのまとめ
bias2
6.開発チップのまとめ
biasld2
6.開発チップのまとめ
inv1
inv2
nand2
6.開発チップのまとめ
nand3
nand3B
6.開発チップのまとめ
Dec4_x
Dec4B_x
6.開発チップのまとめ
Dec16_x
6.開発チップのまとめ
Dec32_x
6.開発チップのまとめ
ilblock
6.開発チップのまとめ
idblock
6.開発チップのまとめ
ipix_core
6.開発チップのまとめ
Top_ipix_cds

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