-II アーキテクチャ発表資料 2000年5月 -II ® www.xilinx.com システムコンポーネントとしてのVirtex システム集積度 システムタイミング システムI/O システムメモリ -II ® www.xilinx.com Virtex製品の成功 業界で最も高い成 長率を達成した FPGAファミリ 従来の4倍の成長 率 先進アーキテクチャ FPGAのデファクト スタンダード 先進アーキテクチャFPGAで90%以上の市場シェアを達成 -II ® www.xilinx.com 最先端の高集積度 5,000万 集積度(システムゲート数) 2005年には5,000万 ゲートを達成 -II 1,000万 200万 100万 1998 1999 2000 2001 2005 Virtex-IIアーキテクチャは1,000万システムゲートを達成 -II ® www.xilinx.com 業界で最高の性能を達成 MHz MHz 200 900 180 800 160 700 140 600 120 500 100 400 80 300 60 200 40 100 20 0 0 Virtex Virtex-E Virtex Virtex-II 内部処理性能 Virtex-E Virtex-II I/O性能 -II ® www.xilinx.com 1,000万システムゲート対応の アーキテクチャ メモリ I/O 800Mbps以上のLVDSソリューション DDR & Rapid I/O 拡張SelectRAMテクノロジ ZBT, DDR, QDR等の 外部メモリインターフェイス ロジック/ルーティング/メモリ構造 システムタイミング 複数の400+ MHz DLL 第4世代テクノロジ 拡張グローバル・クロックシステム 組み込みの数値演算機能 パッケージング フリップチップテクノロジ コンフィギュレーション IEEE 1532 JTAG 内部コンフィギュ・アクセスポート プロセス 1.5V CMOSと0.12μトランジスタ 銅を使用した8層メタル -II ® www.xilinx.com CLBと配線リソースの拡張 Switch Matrix COUT Slice S1 X0Y1 Slice S3 X1Y1 Slice S2 X1Y0 32 : 1幅のファイン マル チプレクサ SHIFTIN COUT SHIFT CIN Slice S0 X0Y0 Fast connects TBUF X0Y1 TBUF X0Y0 容易にカスケード化し、 可変長のシフトレジスタ に対応可能なルックア ップテーブル(LUT) (SRL128) SHIFTOUT CIN 注: Slice = 2LUT + 2 FF + 演算ロジック 深さ128ビットの分散型 RAM Virtex CLBの2倍の 能力 Active Interconnect™ テクノロジ(特許取得) -II ® www.xilinx.com プッシュボタン設計で 高い性能予測性を実現 4000 3500 遅延 (ps) 3000 2500 4000XL 2000 Virtex Virtex-II 1500 1000 500 0 0 200 400 600 使われる LUT数 800 1000 一定の遅延時間が理想 -II ® www.xilinx.com メモリ帯域幅と柔軟性 拡張オンチップ SelectRAMTMメモリ DSP コエフィシェント 小容量FIFO CAM 浅いアドレス / ワイドバス幅 大容量FIFO バケットバッファ ビデオラインバッファ キャッシュタグメモリ CAM 深いアドレス / ワイドバス幅 300+ Mbps DDR & QDR 18 kb Blocks 128x1 分散型RAM バイト ブロックRAM キロバイト 外部RAM/CAM メガバイト テラビットのメモリが連続的にアクセス可能 -II ® www.xilinx.com BRAMビット数 大容量のメモリ構造 Virtexの4倍のブ ロックRAM容量 16k x 1から512 x 36まで (追加パ リティビットを含 む) 新規Writeモード ロジックセル数 1,000万システムゲートの設計として、比類のないメモリ / ロジックセル比率を達成 -II ® www.xilinx.com 最高のDSP性能を実現 秒当りのMAC数 -II 拡張された数値演算機能 — 組み込み18ビット乗算器 — 拡張された数値演算機能 をロジックセルに搭載 高度にスケーラブルな アーキテクチャ 320億 20億 — コストと性能についての柔 軟性を提供 ﾌﾟﾛｾｯｻ Virtex-E Virtex-II 8 MAC FPGA FPGA -II ® www.xilinx.com 高いシステム帯域幅を提供する ソリューション SDRAM SSTL Virtex-IIアーキテクチャで -II 採用された新技術: HSTL, LVDS 拡張されたDDR I/O RapidI/O™のサポート SRAM -II LVCMOS LVTTL HSTL 800Mbps以上のI/O性能 BLVDS GTL+ 拡張グローバル・クロックの サポート 複数の400+ MHz DLL Select I/O™ テクノロジ 任意のピンにおいて任意の標準をサポート 複数の標準を同時にサポート -II ® www.xilinx.com 1,000万システムゲートの デザインのための設計ツールとIP 最高の設計生産性のために統合された設計ツール — モジュラ設計、インクリメンタル設計フロー、ランタイム の2倍改善、階層的回路設計のサポート — Alliance シリーズバージョン3.1i、および最新の合成 ツールによって完全にサポートされたアーキテクチャ Smart-IP™テクノロジにより、高性能でパラメータ化 可能なIPを実現 複数の複雑なIPを迅速かつ効率的に統合可能 -II ® www.xilinx.com 1,000万システムゲートの設計 のためのアーキテクチャ オリジナルVirtexファミリの10倍の集積度と2倍の内部性 能 Active Interconnect™テクノロジによる高い配線性能 100 nm未満のプロセスに容易に適応可能な仕様 組み込み型乗算器によりテラMACのDSP性能を実現 類例のないI/O、メモリ、タイミング、および処理帯域幅 高い生産性と複数IPの統合のために最適化された設計 ツールとIP バージョン3.1iおよび最新の合成ツールによるサポート -II ® www.xilinx.com
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