VLSI工学 - Matsuzawa and Okada Laboratory

集積回路
６．回路・レイアウト設計
松澤昭
2004年 9月
2004年９月
新大VLSI工学
1
集積回路
1. VLSIとは？
2．VLSIの設計から製造まで
3. ＭＯＳトランジスタとCMOS論理回路
4．メモリー回路
5. アナログCMOS回路
6. 回路・レイアウト設計
7. 論理設計とテスト
8. アナログ・デジタル混載集積回路
9. スケーリング則と低消費電力化設計
10．システムLSIとVLSIの今後
2004年９月
新大VLSI工学
2
設計の各ステップとツール
•製造工程とマスクデータ
•回路設計
•レイアウト設計と配置配線
•スタンダードセルとライブラリ
•論理設計と論理合成
•設計検証
•アーキテクチャ設計と高位合成
•テストとテスト容易化
2004年９月
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製造工程とマスクデータ
最終的に何を設計するか？
2004年９月
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CMOSの製造プロセス
p tub
n tub
n MOS
p MOS
シリコン基板
１．タブの生成
３．拡散層の形成
Poly silicon
SiO2
２．ポリシリコンゲート生成
2004年９月
新大VLSI工学
４．金属配線層の形成
5
製造工程に渡すデータ
• マスクデータ
– 各工程での処理を行う場所と行わない場所を
指定する写真のネガのようなもの。トランジス
タや配線の位置を指定することになる。
– CMOSの場合２０枚から３０枚のマスクが必要
となる。
– 配線は、拡散層、ポリシリコン、金属層（最大８
層程度）で行う。
2004年９月
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設計の各ステップとツール
•製造工程とマスクデータ
•回路設計
•レイアウト設計と配置配線
•スタンダードセルとライブラリ
•論理設計と論理合成
•設計検証
•アーキテクチャ設計と高位合成
•テストとテスト容易化
2004年９月
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回路Simulation
回路動作の確認は “Spice”と呼ばれるシミュレータを用いる
例1）インバータの動作
信号の指定
2004年９月
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SPICEの記述例
CMOS インバータ
•
inv1
•
•
mp1
mn1
vout vin vdd vdd
vout vin vss vss
•
•
•
vdd
vss
vin
vdd 0
vss 0
vin 0
•
.inc cmos035.mdl
•
•
•
.op
.option post
.dc vin 0 3.0 0.01
•
•
•
.print v(vout)
.plot v(vout)
.end
2004年９月
dc 3
dc 0
dc 1
cmosp
cmosn
w=8u
w=4u
l=0.6u
l=0.6u
MOS の接続と
パラメータ (D, G, S, Bの順）
電源・電圧源
モデルライブラリの指定
解析方法指示
出力・表示方法指示
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Simulationの実行
８．Waveform Windowが表示されるので、以下のようになっていればOK
出力Vout
入力
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SPICEの記述例
CMOS OPアンプ
電源・電圧源
•
•
•
容量・抵抗
VDD vdd 0 DC 2.5V
VSS 0 vss DC 2.5V
VIN1 inp 0 DC 0V AC 1 SIN 0V 0.25V 1k
1u
MOS の接続とパラメータ (D, G, S, Bの順）
•
•
•
CT 0 inm 1
RT inm out 100MEG
CO out 0 10p
解析方法指示
•
•
•
•
•
•
•
M1 vd1 inp vs1 vs1 cmosn w=15u l=1u
M2 vout1 out vs1 vs1 cmosn w=15u l=1u
M3 vd1 vd1 vdd vdd cmosp w=15u l=1u
M4 vout1 vd1 vdd vdd cmosp w=15u l=1u
M5 vref vref vss vss cmosn w=5u l=1u
M6 vs1 vref vss vss cmosn w=15u l=1u
R1 vdd vref 120k
•
•
•
.AC DEC 100 1 10g
.TRAN 10u 5m
.FOUR 1k V(out)
•
.INC cmos035.mdl
•
•
•
•
M7 vout2 vout1 vdd vdd cmosp w=20u l=1u
M8 vout2 vref vss vss cmosn w=15u l=1u
M9 out vout2 vdd vdd cmosp w=20u l=1u
M10 out vref vss vss cmosn w=15u l=1u
•
•
•
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モデルライブラリの指定
出力・表示方法指示
•
.PRINT AC VDB(vout1) VDB(vout2)
VDB(out)
.PRINT TRAN V(out)
.OPTION POST
.END
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アナログ回路のSimulation
例２）高周波回路のNOISE解析。
回路図入力
シミュレーションの設定
シミュレーション結果
（ノイズ特性）
2004年９月
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設計の各ステップとツール
•製造工程とマスクデータ
•回路設計
•レイアウト設計と配置配線
•スタンダードセルとライブラリ
•論理設計と論理合成
•設計検証
•アーキテクチャ設計と高位合成
•テストとテスト容易化
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レイアウト
2004年９月
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レイアウトの作業
• トランジスタの形状と位置を決定
• トランジスタ間を結ぶ配線の経路を決定
• 製造工程の製造精度に対し、十分な余裕を持っ
た設計ー＞デザインルール
• チップ面積の最小化
• 遅延の最小化
• 消費電力の最小化
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セルレイアウト
各レイヤーにおける最小線幅、最小間隔、レイヤー間の間隔などが決められている。
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λルール
• プロセスルールに対し対応できる相対的な
設計ルール
• 主なルール
– 金属１層目最小幅3λ、最小間隔3λ
– 金属２層目最小幅3λ、最小間隔4λ
– ポリシリコン最小幅2λ、ポリ間最小間隔2λ、ポリと拡
散の最小幅1λ
– 拡散層最小幅3λ、同型との最小間隔3λ、異なる型と
の最小間隔10λ
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代表的なデザインルール
2004年９月
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各レイヤーのデザインルールの一例
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インバータのレイアウト
2004年９月
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デザインルールチェック
レイアウト終了後、デザインルール違反
がないかどうかをチェックする。
図の例では、M1の間隔（ノッチ）が0.32um
以下とM1の幅が0.32um以下という二つの
エラーが示されている。
2004年９月
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レイアウトと設計手法
設計時間
Full
Custom
論理回路の実現におけるレイア
ウトの自由度による設計時間と面
積（設計の品質）の間のTrade Off
Standard Cell
Gate Array
ROMの
利用
面積
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各手法の違い
方式
素子の素子の
大きさ配置
配線
ROM
given
given
given
given
given
設計
given
設計
設計
設計
設計
設計
Gate
Array
Standard
Cell
Full
Cusom
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ROMによる実現
• 論理関数の真理値表をROMに記憶
入力
abc
000
001
010
011
100
101
110
111
2004年９月
Vdd
出力
w x
0 1
1 0
1 1
1 0
0 0
0 1
1 1
0 1
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ゲートアレイによる実現
ゲートがあらかじめ用意されており、配線のみを設計する。
2004年９月
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ゲートアレーのレイアウト
2004年９月
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ゲートアレーのレイアウト
2004年９月
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Standard Cell方式
基本セルと選択して配置し、配線を行う。
• 基本セル
– 高さをそろえて各種論理素子を用意
– NOT, AND, OR, NAND, NOR, EXOR
– 各種フリップフロップ
– トランジスタサイズの違い（遅延）
NANDNOT NOR
D-FF
Vdd
AND NAND NOR NOT NOR AND
GND
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Standard Cell の配置配線
Vdd
NANDNOT NOR
D-FF
AND NAND NOR NOT NOR AND
NAND NOR NOR NOTNAND AND NAND NOR NOT NOR AND
D-FF
D-FF
D-FF
NANDNANDNOT
GND
2004年９月
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LSI 設計
設計仕様作成
セル設計
• 配置･配線のレイアウトモデル
メタル第1層
Poly Si層
メタル第2層
機能設計
論理設計
テスト設計
レイアウト設計
レイアウト検証
EBデータ作成
VDD
セル列
GND
LSI試作
LSIテスト
VDD
セル列
GND
自動配置配線されるモジュールおよびチップ
上図のような一定ピッチ間隔の格子上で配置・配線される
人手で配置配線されるセルおよびモジュール
内部パターンは格子上になく、外形および端子位置が格子上に置かれる
2004年９月
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配置と配線
• 素子・セルの場所の決定
– 配線が短くなるような配置
• 素子間、セル間を接続する配線経路の決定
– 配線長が短くなる配線経路の決定
2004年９月
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スタンダードセルのレイアウト
セル領域と
チャネル領域（配線領域）が分かれている
配線へのコンタクト端子は決まったピッチ上にある。
2004年９月
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配置配線の一例
2004年９月
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LSIの完成模式図
2004年９月
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フロアプラン
ＴＩＭ
ＲＡＭ
ＣＰＵ
Ｉ／Ｏ
フロアプランとは、左図の様に各機能
ブロックごとに面積を見積もって
各ブロック間の配線本数を見積もって
おおよそのチップサイズを決定してい
ます。
しかし最近では、全体のネットリスト
を読み込んでプロセスの集積度をパラ
メーターとして与えることによって
自動でフロアプランを行う事ができる
ようになりました。
外周ブロック
2004年９月
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フロアプランの流れ
RAM
CPU
PORT 1
PORT 2
各ﾌﾞﾛｯｸの
面積を出す
ROM
PORT 3
PORT 4
×24
ROM
PORT1
2004年９月
おおまかに配置して
ブロック間の配線
本数を見積る。
PORT3
CPU
RAM
PORT4
IO ﾌﾞﾛｯｸ
PORT2
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36
RAM
CPU
ROM
PORT1
2004年９月
PORT3 PORT4
フロアプランの流れ(2)
各ブロックの大きさと
配線本数を考慮して
チップサイズを推定する。
PORT2
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LSI 設計
設計仕様作成
• レイアウト設計の手順
セル設計
機能設計
論理設計
フロアプラン
モジュール相対配置
テスト設計
レイアウト設計
レイアウト検証
EBデータ作成
LSI試作
チップサイズの推定
モジュールレイアウト
モジュールサイズが確定
LSIテスト
モジュール間概略配線
＆モジュール絶対配置
チップレイアウト
モジュール端子座標が確定
モジュール間詳細配線
チップサイズが確定
チップレイアウト完了
2004年９月
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LSI 設計
• フロアプランの処理内容
設計仕様作成
セル設計
機能設計
自動配置配線モジュール形状案
論理設計
テスト設計
レイアウト設計
レイアウト検証
10セル列
・
・
7セル列
アナログ
論理結合度
6セル列
EBデータ作成
CPU
LSI試作
LSIテスト
メモリ
配線
混雑度
配線領域座標
パッド電源配線
：自動配置配線モジュール
配線混雑度を平均化する必要がある。
2004年９月
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２章
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チップ面積を小さくする意味
・ウエハー当りの取れ数を上げてコストを下げる
・チップ面積を小さくすると欠陥に遭遇する確率が下がり歩留まりが上がる。
ウエハーやマスクの欠陥
一枚のウエハーから取れる
チップが全体で２４個、そ
のうち２個が不良なので、
歩留り９２％。
2004年９月
一枚のウエハーから取れる
チップが全体で６個、そ
のうち２個が不良なので、
歩留り６６％。
新大VLSI工学
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