ＶＨＤＬ設計演習
Ⅰ
入 門 編
広島県立西部工業技術センター
1
１．作業ディレクトリの作成
まず、エクスプローラを起動し、
ルートディレクトリの下にｓｅｍｉｎａｒというディレクトリを、
その下にＶＨＤＬというディレクトリを作成して下さい。
（DOS/Vの場合）
Ｃ：￥ｓｅｍｉｎａｒ￥ＶＨＤＬ
（９８の場合）
Ａ：￥ｓｅｍｉｎａｒ￥ＶＨＤＬ
以下、ＶＨＤＬ演習で作成するファイルはＶＨＤＬの下に作ります。
それ以外の、ディレクトリには何も作らないで下さい。
2
２．ＶＨＤＬの基本ブロック
例題１ ａｏｉゲート aoi.vhd
library ieee;
use ieee.std_logic_1164.all;
entity aoi is
port(a,b,c,d:in std_logic;
f
:out std_logic);
end aoi;
Ａ
Ｂ
Ｃ
Ｄ
Ｆ
architecture aoi_body of aoi is
begin
f<=not((a and b)or(c and d));
end aoi_body;
3
（１）VHDLの基本ブロックはエンティティとアーキテクチャ。
（２）エンティティは
ブロックの名前（これをエンティティ名と呼ぶ。）
入出力ピン名とその方向，ビット幅など
ブロックを外部から見た場合の仕様を記述する部分。
（３）アーキテクチャはブロックの内部表現，
論理回路としての構造を記述する部分。
（４）上の例ではａｏｉがエンティティ名、ａｏｉ_ｂｏｄｙがアーキテクチャ名。
（５）libraryは使用するライブラリ名を，
useはライブラリ中の使用するパッケージ名を宣言する。
両方とも決まり文句と思ってよい。
（６）入出力ピン宣言はエンティティのport部分で行い，
入 力 = in std_logic
出 力 = out std_logic
双方向 = inout std_logic
（７）簡単な機能は，信号代入文<=で記述する。
（８）VHDLのビット演算子は論理演算子と共用で
and
or
not
xor が使える。
（９）わかりやすい様に( )を使ってよい。
参照：長谷川テキストｐ１７～２３
4
クイックロジック社ＱｕｉｃｋＷｏｒｋｓ
配置配線ツールＳｐＤＥ
兼 統合化環境
論理合成
Ｓｙｎｐｌｉｆｙ
回路図入力
ＳＹＮＡＲＩＯ
Ｖｅｒｉｌｏｇシミュレータ
ＳＩＬＯＳⅢ
Ｖｅｒｉｌｏｇ学習
ＨＤＬエディタ
ターボライタ
ＶＨＤＬ学習
5
３．ＳｐＤＥの起動
スタート － プログラム － ＱｕｉｃｋＬｏｇｉｃ ー ＳｐＤＥで
ＳｐＤＥを起動します。
6
４．ＨＤＬエディタの起動
ＳｐＤＥのツールバーから、ＨＤＬエディタのアイコン
押して、ＨＤＬエディタを起動し、クリエイトアイコン
を
を押す。
7
５．ＶＨＤＬコードの入力、保存
例題１のＶＨＤＬコードを入力し、ＦｉｌｅーＳａｖｅＡｓメニューから
￥ｓｅｍｉｎａｒ￥ＶＨＤＬの下に、ファイル名ａｏｉ．ｖｈｄで保存する。
拡張子が定まると、entity、architectureなどのＶＨＤＬキーワード
が紺色でハイライトされます。紺色は見にくいのでＨＤＬエディタの
Ｗｉｎｄｏｗ－ＣｏｌｏｒｓーＫｅｙｗｏｒｄ
で、青色に変更して下さい。
Ｆｉｌｅ－ＥｘｉｔでＨＤＬエディタを終了し、ＳｐＤＥに戻ります。
６．論理合成Ｓｙｎｐｌｉｆｙの起動
ＳｐｄｅのＦｉｌｅ－Ｉｍｐｏｒｔ－VHDLメニューから
￥ｓｅｍｉｎａｒ￥ＶＨＤＬ￥ａｏｉ．ｖｈｄを指定し、論理合成ツールを
起動します。
8
７．ターゲットデバイスの指定と論理合成
ＲＵＮボタンのすぐ上のＣｈａｎｇｅボタンを押して、
Ｐａｒｔをｐ８ｘ１２ｂ、Ｐａｃｋａｇｅをｐｌ４４に変更し、ＯＫを押します。
次に、ＲＵＮボタンを押して、論理合成をかけます。
9
８．エラーの修正
ソースファイルにエラーがあると、下の画面で停止します。
ＶｉｅｗＬｏｇボタンでエラー内容を確認した後、Ｅｄｉｔボタンを
押して、ＨＤＬエディタを再度起動し、エラー箇所を修正します。
10
９．論理合成プロジェクトの保存
エラーがなければＤｏｎｅが表示されて、下の画面で停止します。
「はい」を選んで論理合成プロジェクトを保存し、ＳｐＤＥに戻ります。
11
１０．配置配線の実行
ＳｐＤＥのツールバーからＲｕｎＴｏｏｌｓアイコン
を押して、
配置配線を実行します。途中、ＲＵＮと「いいえ」を選択します。
12
１１．配置配線結果の確認
ＳｐＤＥツールバーからＦｕｌｌＦｉｔアイコン
チップ全体を表示させます。
を選択し、
13
次に、Ｖｉｅｗ－ＮｏｒｍａｌＦｉｔメニューを選択し、Ｚカーソルを
回路のある部分でクリックして、回路部分を拡大表示します。
さらに拡大したければＺｏｏｍＩｎアイコン
を使います。
14
回路部分のみを拡大すると、下図のようになります。
台形印のセレクタはｒ＝ｓ・ｐ＋ｓ・ｑを表しますので、全体として
ａ・ｂ＝１またはｃ・ｄ＝１の時 ｆ＝０
それ以外の時
ｆ＝１
となり、最初のVHDLコードを満す回路が生成されていること
が分かります。
ｓ
ｆ
ｐ
ｂ
ｒ
ａ
ｑ
入力ｓ
０
１
ｄ
ｃ
出力ｒ
ｐ
ｑ
※論理合成結果を確認したら、
Ｆｉｌｅ－Ｓａｖｅメニューで結果を
15
保存します。
１２．ここで、この後のシミュレーションのために、シミュレータ・
タイプを変更しておきます。
ＳｐＤＥツールバーからＴｏｏｌＯｐｔｉｏｎｓボタン
を押して、
ＢａｃｋＡｎｎｏｔａｔｉｏｎタブのＳｉｍｕｌａｔｏｒを
Ｖｉｔａｌ３．０ Ｃｏｍｐｌｉａｎｔ
に変更してから、ＳａｖｅＳｅｔｔｉｎｇしてから、ＯＫを押します、
16
１３．基本ブロック（続き）
ＨＤＬエディタを起動し、ａｏｉ．ｖｈｄを次のように修正します。
library ieee;
use ieee.std_logic_1164.all;
entity aoi is
port(a,b,c,d:in std_logic;
f :out std_logic);
end aoi;
Ａ
Ｂ
Ｃ
Ｄ
ＡＢ
Ｏ
Ｆ
ＣＤ
architecture aoi_body of aoi is
signal ab,cd,o:std_logic;
begin
-- f<=not((a and b)or(c and d));
ab<=a and b;
cd<=c and d;
o <=ab or cd;
f <= not o;
end aoi_body;
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（１）やや複雑な機能は、signal宣言したローカル信号を使う
ことができる。上の例ではab,cd,oがローカル信号。
ローカル信号はアーキテクチャ内部でのみ有効。
（２）VHDLには暗黙宣言はない。
（３）--は１行のみのコメント行。
ＶＨＤＬには、Ｖｅｒｉｌｏｇの／＊
＊／の様に
複数行を一度にコメントアウトする方法はない。
修正が終わったらソースコードを保存し、論理合成をかけて
配置配線を実行して下さい。結果は同じになります。
18
問題１
インバータＬＳ０４．ｖｈｄを設計し、結果を確認しなさい。
問題２
ＮＡＮＤゲートＬＳ００．ｖｈｄを設計し、結果を確認しなさい。
問題３
ＮＯＲゲートＬＳ０２．ｖｈｄを設計し、結果を確認しなさい。
19
１４．階層設計
例題２ マルチプレクサ
mux2.vhd
library ieee;
use ieee.std_logic_1164.all;
-- inverter --entity inv is
port(a:in std_logic;
f:out std_logic);
end inv;
architecture inv_body of inv is
begin
f<=not a;
end inv_body;
--------------------------------------library ieee;
use ieee.std_logic_1164.all;
-- multiplexer -entity mux2 is
port(sel,a,b:in std_logic;
f :out std_logic);
end mux2;
ＳＥＬ
Ａ
ｇ２
ｇ１
SELB
ＡＯＩ
Ｏ ｇ３
Ｂ
architecture mux2_body of mux2 is
component inv
port(a:in std_logic;
f:out std_logic);
end component;
component aoi
port(a,b,c,d:in std_logic;
f :out std_logic);
end component;
signal selb,o:std_logic;
begin
g1:inv port map(sel,selb);
g2:aoi port map(sel,a,selb,b,o);
g3:inv port map(o,f);
20
end mux2_body;
Ｆ
（１）もっと複雑な回路記述には、階層設計を使う。
（２）階層設計は複数のエンティティ，アーキテクチャ宣言と
コンポーネント宣言およびコンポーネントインスタンスを使う。
（３）複数のエンティティ，アーキテクチャ宣言は
invの様に同一ファイル内に書いても良いし，
aoiの様に別ファイルに書いても良い。
ただし、libraryとuseはエンティティ毎に必要。
（４）コンポーネントインスタンスは，サブルーチンコールの様なもので，
g1，g2，g3の様に
インスタンス名:コンポーネント名 port map(ポートリスト);
の形式で行う。verilogとは順序が逆なのに注意。
参照：長谷川テキストｐ２４～２６
21
（５）コンポーネントインスタンスのポートリストは、
呼び出す側と呼び出される側のポートを接続するもので，
上の例の様に並びによる接続が一般的。
次の例の様に名前による接続も使える。
g3:inv port map(a=>o,f=>f);
出力信号を接続しない場合は、予約語openを使う。
（６）コンポーネント・インスタンスをするためには，
アーキテクチャ内で予めコンポーネント宣言して
おかなければならない。
component コンポーネント名
port(ポートリスト);
end component;
の形式で行う。エンティティ宣言からisを取ったのと同じ形式。
Ｃ言語のプロトタイプ宣言に似た概念。
コンポーネント宣言時の信号名は、エンティティ宣言時と
同じであること。
22
（７）メインブロックｍｕｘ２のサブブロックａｏｉは、別ファイルに入って
いるので、下図のようにＳｙｎｐｌｉｆｙで２つのファイルを指定して
論理合成します。ファイルを追加するにはＡｄｄボタンを使います。
この時、メインのｍｕｘ２が一番下に来るように指定します。
23
例題２を入力し、論理合成、配置配線を実行します。
結果は、論理圧縮の効果で例題１より簡単になり、
下図のようになります。
ｓｅｌ＝１なら ｆ＝ａ
ｓｅｌ＝０なら ｆ＝ｂ
となっています。
ｂ
ａ
ｓｅｌ
ｆ
24
１５．条件付き信号代入文
例題３ セレクタ ｍｕｘ２１．ｖｈｄ
library ieee;
use ieee.std_logic_1164.all;
-- multiplexer -entity mux21 is
port(sel,a,b:in std_logic;
f
:out std_logic);
end mux21;
architecture v1 of mux21 is
begin
f <= a when (sel='1') else b;
end v1;
ｓｅｌ
ａ
ｂ
ｍｕｘ２１
ｆ
※後のシミュレーションの為に
ファイル名、エンティティ名とも
必ず、ｍｕｘ２１にして下さい。
ファイル名とエンティティ名が
一致しないと、遅延シミュレー
ション時にエラーが出ます。
25
（１）前の例(mux2)では，階層設計を説明するため，複雑な
書き方をしたが，セレクタ自体はもっと簡単に記述できる。
（２）信号代入文<=には，Ｃ言語の条件演算子に似た
条件付信号代入文があり，
左辺<=(右辺１) when (条件式) else (右辺２);
が使える。
（３）上の例では，sel=1ならf=a，sel=0ならf=bになる。
（４）条件式に使う関係演算子は
= 等しい
> 大
>= 以上
/= 等しくない
< 小
<= 以下
が使え，それらの論理演算
AND 論理積
OR 論理和
NOT 論理否定
も使える。
（５）１ビット幅の定数は '1'
'0' と書く。
26
１６．ｐｒｏｃｅｓｓ文とｉｆ文
例題３ セレクタ ｍｕｘ２１．ｖｈｄ
library ieee;
use ieee.std_logic_1164.all;
-- multiplexer -entity mux21 is
port(sel,a,b:in std_logic;
f :out std_logic);
end mux21;
ｓｅｌ
ａ
ｂ
ｍｕｘ２１
ｆ
architecture v2 of mux21 is
begin
process(sel,a,b) begin
if(sel='1') then f<=a;
else f<=b;
end if;
end process;
end v2;
27
（１）条件演算子よりもわかりやすいif文もあるが，
アーキテクチャ内にダイレクトに書くことはできない。
上の例の様にprocessブロックの中で記述する。
（verilogのalwaysブロックに相当）
（２）process文は
process(信号名) begin
:
end process;
の形で記述し，( )内の信号名が変化したときのみ評価される。
つまり( )内にはprocessブロックとしての入力信号を記述する。
これをセンシティビティ・リストという。
複数の入力信号が有る場合は，カンマで区切って記述する。
（３）processブロックで組合せ回路を生成する場合，入力信号を
全てセンシティビティ・リストに記述しなければならない。
（順序回路の場合はそうとは限らない。）
28
（４）processブロック内では，if文，case文が使え
if(条件式） then 式１;
else 式２;
end if;
と書く。（then と end if がある点が，verilogと違う）。
多重ifは，
if(条件式１） then 式１;
elsif(条件式２） then 式２;
else 式３;
end if;
と書く。elseif でない点に、特に注意。
（５）if文で全ての条件が列挙されていれば組合せ回路，
そうでなければ順序回路が生成されるのはverilogと同じ。
例題３を入力し、論理合成、配置配線を実行します。
結果は例題２と同じになります。
29
ＶＨＤＬ設計演習
Ⅱ シミュレーション編
広島県立西部工業技術センター
30
１．テスト・ベンチの準備
例題３の設計ｍｕｘ２１．ｖｈｄを、ＶＨＤＬシミュレータを用いて検証します。
設計検証用テストパターンを発生させるＶＨＤＬコードのことを
テスト・ベンチと呼びます。拡張子は通常 ．ｔｂ を使います。
ＨＤＬエディタでｍｕｘ２１．ｖｈｄを開いた状態で、
ＨＤＬー ＧｅｎｅｒａｔｅＴｅｓｔＢｅｎｃｈ
を実行すると、テストベンチの雛形ｍｕｘ２１．ｔｂが生成されます。
※遅いマシンでは数分かかることもあります。
library ieee;
use ieee.std_logic_1164.all;
①ENTITY TestBench IS
END TestBench;
②ARCHITECTURE HTWTestBench OF TestBench IS
③COMPONENT mux21
PORT (sel,a,b:in std_logic; f :out std_logic);
END COMPONENT;
④SIGNAL selSignal,aSignal,bSignal: std_logic;
④SIGNAL fSignal : std_logic;
BEGIN
⑤U1 : mux21 PORT MAP (sel => selSignal, a => aSignal, b => bSignal, f => fSignal);
⑥
31
②END HTWTestBench;
①テストベンチのエンティティには、ポートリストが有りません。
エンティティ名は何でもかまいませんが、ここではTestBenchです。
②アーキテクチャ名は何でもかまいませんが、
ここではHTWTestBenchです。
③シミュレーション対象であるmux21をコンポーネント宣言します。
④入力信号、出力信号ともに、シグナル宣言します。信号名は
元の信号名にSignalをつけたものが自動生成されています。
⑤シミュレーション対象ｍｕｘ２１をコンポーネント・インスタンスとして、
呼び出します。信号の接続には、名前による接続が行われていま
すが、並びによる接続でも構いません。
⑥この位置に、実際のテストパターン用コードを追加します。
32
それでは、⑥の位置に下記を追加して、
テストベンチを完成させてから、ｍｕｘ２１．ｔｂとして保存して下さい。
process begin
selSignal <='0'; aSignal <='0'; bSignal <='0'; wait for 100ns;
selSignal <='0'; aSignal <='0'; bSignal <='1'; wait for 100ns;
selSignal <='0'; aSignal <='1'; bSignal <='0'; wait for 100ns;
selSignal <='0'; aSignal <='1'; bSignal <='1'; wait for 100ns;
selSignal <='1'; aSignal <='0'; bSignal <='0'; wait for 100ns;
selSignal <='1'; aSignal <='0'; bSignal <='1'; wait for 100ns;
selSignal <='1'; aSignal <='1'; bSignal <='0'; wait for 100ns;
selSignal <='1'; aSignal <='1'; bSignal <='1'; wait for 100ns;
wait;
end process;
この例で分かるように、テストベンチでの信号値の代入には
ｐｒｏｃｅｓｓ文とｗａｉｔ文を使用します。
意味としては、ｓｅｌ，ａ，ｂの初期値として全て０を代入した後、
１００ｎｓ毎に異なる値を代入しています。最後のｗａｉｔが無いと、
８００ｎｓ毎に同じ信号入力が繰り返されてしまいます。
33
２．機能シミュレーション（Ｐｒｅ－Ｌａｙｏｕｔ）
（１）ＱｕｉｃｋＷｏｒｋｓにはＶＨＤＬシミュレータは付属していないので、
Ａｃｃｏｌａｄｅ社のＰｅａｋＶＨＤＬを使います。
スタート ー プログラム ー Ａｃｃｏｌａｄｅ ＰｅａｋＶＨＤＬ
ー ＰｅａｋＶＨＤＬ Ｖｅｒｓｉｏｎ４
でＰｅａｋＶＨＤＬを立ち上げます。
34
（２）ＰｅａｋＶＨＤＬは拡張子が＊．ｖｈ＊のファイルしか入力できない
ので、エクスプローラでテストベンチｍｕｘ２１．ｔｂのファイル名を
ｍｕｘ２１．ｔｂ．ｖｈｄに変更して下さい。
（重要！！）
（３）ＰｅａｋＶＨＤＬのＮｅｗＰｒｏｊｅｃｔアイコン
を押して、新しいプロ
ジェクトをオープンし、Ｆｉｌｅ－ＳａｖｅＰｒｏｊｅｃｔＡｓでこのプロジェクト
に名前を付けます。ここでは￥ｓｅｍｉｎａｒ￥ＶＨＤＬ￥ｍｕｘ２１．ａｃｃ
として保存します。
35
（４）ＡｄｄＭｏｄｕｌｅアイコン
を押して、ｍｕｘ２１．ｖｈｄと
ｍｕｘ２１．ｔｂ．ｖｈｄを選択します。
36
（５）Ｒｅｂｕｉｌｄアイコン
を押して、階層構造の再構築をし、
モジュールの前に＋マークが付くことを確認します。
37
（６）オプションボタン
を押して、Ｏｐｔｉｏｎｓウインドウを
表示させます。
①Ｃｏｍｐｉｌｅタブの compile only if out of date をチェック無
②Ｌｉｎｋタブ
の link only if out of date をチェック無
③Ｓｉｍｕｌａｔｅタブの Run to time を１０００
Time unit を ｎｓ
④Ｓｙｓｔｅｍタブの Save options as default をチェック有
に設定してから、ＯＫを押して下さい。
③以外は１回だけ行えば、結構です。
③はこれから行うシミュレーション時間を１０００ｎｓに設定する
ものですので、別の設計をシミュレーションするなど、シミュレ
ーションすべき時間が変わった場合は、適宜、変更します。
※シミュレーション時間は波形表示ウインドウ（１０）で
マウス右ボタンのｏｐｔｉｏｎｓからも変更できます。
38
①
②
③
④
39
（７）ｍｕｘ２１．ｔｂ．ｖｈｄをクリックして、ハイライトした状態で
シミュレーションボタン
を押します。エラーがあると
トランスクリプト・ウインドウにエラーメッセージが表示されます。
エラーがなければ、（９）に進みます。
40
（８）ｍｕｘ２１．ｖｈｄは論理合成のチェックを通っているので、
エラーがあるとすれば、ｍｕｘ２１．ｔｂ．ｖｈｄの方です。
エラーメッセージを確認後、ｍｕｘ２１．ｔｂ．ｖｈｄをダブルクリック
すると、エディタが立ち上がるので、エラー箇所を修正します。
修正が終わったら、Ｆｉｌｅ－ＳａｖｅＭｏｄｕｌｅで保存し、
ｍｕｘ２１．ｔｂ．ｖｈｄウインドウのアイコン化ボタン
でアイコン化
します。
シミュレーションボタン
（９）に進みます。
を押して、エラーがなければ、
エラーが有れば、エラーメッセージ確認後、アイコン化していた
ｍｕｘ２１．ｔｂ．ｖｈｄを通常の大きさに戻し、修正を繰り返します。
41
（９）エラーがなければ、下の画面で停止するので、
ＡｄｄＰｒｉｍａｒｉｅｓボタンとＣｌｏｓｅボタンを、この順番に押します。
42
（１０）下の画面で停止するので、ＧＯボタン
を押します。
波形の一部が表示されるので、ＰｅａｋＳｉｍウインドウの
ツールバーからＶｉｅｗ－ＺｏｏｍＡｌｌを選び、波形全体を
表示させます。
43
（１１）ｓｅｌ＝０の時 ｆ＝ｂ、 ｓｅｌ＝１の時 ｆ＝ａ を確認します。
ＺｏｏｍＩＮボタン
を押して拡大しても、入力信号 ａ，ｂ、ｓｅｌと
出力信号ｆには時間差がありません。
これは、現在表示している結果が遅延時間情報の入っていない
機能シミュレーション（Ｐｒｅ Ｌａｙｏｕｔ）である為です。
結果を確認したら、ＰｅａｋＳｉｍウインドウを閉じた後、
ＳａｖｅＰｒｏｊｅｃｔアイコン
を押して、プロジェクトを保存します。
44
３．遅延シミュレーション（Ｐｏｓｔ－Ｌａｙｏｕｔ）
ＰｅａｋＶＨＤＬで遅延シミュレーションを行うには、デバイスメーカ
各社が供給するＶＩＴＡＬライブラリを、以下の（１）～（４）の手順で
ＰｅａｋＶＨＤＬ用にコンパイルする必要があります。
ＶＩＴＡＬはVhdl Initiative Toward Asic Libarayの頭文字で、ＶＨＤＬ
で遅延シミュレーションをするための手法の総称です。
（１）～（４）は１度だけ実行すれば、以後は必要ありません。
（１）まず、エクスプローラを起動して、
￥ＡＣＣ－ＥＤＡ￥ＬＩＢ４
の下に ＱＬＯＧＩＣ というディレクトリを作成します。
次に、クイックロジック社の供給するＶＩＴＡＬライブラリ
￥ＰＡＳＩＣ￥ＳＰＤＥ￥ＤＡＴＡ￥ＱＬＶＴＬ９５．ＶＨＤ
を、今作成したディレクトリ
￥ＡＣＣ－ＥＤＡ￥ＬＩＢ４￥ＱＬＯＧＩＣ
にコピーします。
45
（２）ＰｅａｋＶＨＤＬのツールバーから、ＮｅｗＰｒｏｊｅｃｔ
を押して、
新しいプロジェクトをオープンし、Ｆｉｌｅ－ＳａｖｅＡｓで
￥ＡＣＣ－ＥＤＡ￥ＬＩＢ４￥ＱＬＯＧＩＣ￥ＱＬＯＧＩＣ．ａｃｃ
として名前を付けて、保存します。
46
（３）ＡｄｄＭｏｄｕｌｅアイコン
Ｒｅｂｕｉｌｄアイコン
確認します。
でＱＬＶＴＬ９５．ＶＨＤを追加し、
でモジュールの前に＋マークが付くことを、
47
（３）ＱＬＶＴＬ９５．ＶＨＤをクリックしてハイライトした状態で、
Ｏｐｔｉｏｎアイコン
を押して、Ｃｏｍｐｉｌｅタブの
Ｃｏｍｐｉｌｅ ｉｎｔｏ Ｌｉｂｒａｒｙに ＱＬＰＲＩＭＳ を設定します。
48
（４）ＱＬＶＴＬ９５．ＶＨＤをクリックしてハイライトした状態で、
コンパイル
を押します。 エラーが無いことを確認後、
ＳａｖｅＰｒｏｊｅｃｔアイコン
を押して、このプロジェクトを
保存します。これでライブラリＱＬＰＲＩＭＳができました。
49
（５）ここからｍｕｘ２１．ｖｈｄの遅延シミュレーションを始めます。
ＮｅｗＰｒｏｊｅｃｔアイコン
を押して、新しいプロジェクトを
オープンし、Ｆｉｌｅ－ＳａｖｅＡｓで
￥ｓｅｍｉｎａｒ￥ｖｈｄｌ￥ｍｕｘ２１ｖｔｌ．ａｃｃ
と名前を付けて、保存します。
50
（６）ＡｄｄＭｏｄｕｌｅアイコン
を押して、ｍｕｘ２１．ｔｂ．ｖｈｄ と
ｍｕｘ２１．ｖｈｑ （ｖｈｄでないことに注意）を追加し、Ｒｅｂｕｉｌｄアイ
コン
でモジュールの前に＋マークが付くことを確認します。
ｍｕｘ２１．ｖｈｑが見つからない場合は、入門編の１２を確認します。
51
（７）Ｏｐｔｉｏｎｓボタン
を押して、
ＳｙｓｔｅｍタブのＳｙｓｔｅｍ Ｌｉｂｒａｒｙ Ｐａｔｈを
c:\acc-eda\lib4;c:\acc-eda\lib4\qlogic;
に設定します。（２番目のｃ：の前にスペースを入れないこと。）
52
（８）Ｌｉｎｋタブの
SDF File Name を mux21.sdf
SDF Instance Path を U1
SDF Timing
を Max
に設定します。
53
（９）あとは機能シミュレーションの時と同様に、
ｍｕｘ２１．ｔｂ．ｖｈｄをクリックしてハイライトした状態で、
シミュレーションボタン
を押して、シミュレーションを
開始します。
結果は下の様に、入力信号ａ，ｂと出力信号ｆとの間に
時間差９ｎｓ程度が観測されます。
これは現在表示している結果が、遅延時間情報（ｍｕｘ２１．ｓｄｆ）を
考慮した遅延シミュレーション（Ｐｏｓｔ Ｌａｙｏｕｔ）であるためです。
また、ＶＨＤＬコードも配置配線ツールの出力したｍｕｘ２１．ｖｈｑを
使用しています。ＳＤＦはスタンダード・ディレイ・フォーマットと呼び、
遅延時間情報の標準フォーマットです。
興味があれば＊．ｓｄｆ、＊．ｖｈｑをエディタで開いて見て下さい。
54
（１０）結果を確認したら、ＰｅａｋＳｉｍウインドウを閉じた後、
ＳａｖｅＰｒｏｊｅｃｔアイコン
を押して、プロジェクトを保存します。
機能シミュレーションのプロジェクトはｍｕｘ２１．ａｃｃ
遅延シミュレーションのプロジェクトはｍｕｘ２１ｖｔｌ．ａｃｃ
として保存されています。
遅延シミュレーションを実行した後、機能シミュレーションを実行
しようとすると、リンクエラーが出ることがありますが、この時は
ＣｌｅａｎＰｒｏｊｅｃｔアイコン
を押せば、リンクエラーを回避できます。
これ以外にも、意味不明のエラーが出る場合はＣｌｅａｎＰｒｏｊｅｃｔ
アイコン
を試して見て下さい。
※＊．ｖｈｑ内のエンティティ名には、自動的に主ファイル名が採用
されるので、＊．ｖでエンティティ名と主ファイル名が一致していな
いと、コンポーネントが見つからない旨のエラーが出る。
※シミュレータタイプがＶＩＴＡＬ３．０ではなく、ＶＩＴＡＬになっていると
ＶＩＴＡＬライブラリが無い旨のエラーが出る。
※Ｓｙｓｔｅｍ Ｌｉｂｒａｒｙ Ｐａｔｈの途中に、スペースが入っていると、
55
ＱＬＰＲＩＭＳライブラリが無い旨のエラーが出る。
問題４ インバータＬＳ０４．ｖｈｄのテストパターンを設計し、
機能シミュレーションと遅延シミュレーションを
実行しなさい。
問題５ ＮＡＮＤゲートＬＳ００．ｖｈｄのテストパターンを設計し、
機能シミュレーションと遅延シミュレーションを
実行しなさい。
問題６ ＮＯＲゲートＬＳ０２．ｖｈｄのテストパターンを設計し、
機能シミュレーションと遅延シミュレーションを
実行しなさい。
56
４．ピン配置の指定
ピン配置は配置配線ツールが遅延時間や配線効率を考慮して
最適に近いものに自動配置するので、これを使うのが無難です。
しかし、設計の最終段階に近く、プリント基板の変更ができない
場合などは、次の方法でピン配置を直接指定することも可能です。
ＳｐＤＥのＴｏｏｌｓ－Ｏｐｔｉｏｎｓメニューから、ＢａｃｋＡｎｎｏｔａｔｉｏｎタブ
を選択し、ＦｉｘＰｌａｃｅｍｅｎｔのＩＯｃｅｌｌｓをチェックｏｎにします。
57
ＯＫを選択後、ＲｕｎＴｏｏｌｓアイコン
を押して、配置配線を
実行すると、ピン配置情報ｍｕｘ２１．ｓｃｐが生成されます。
現在、ピン１６，１７，１８，１９が割り当てられていることを確認
します。（マシンによっては異なることも有ります。）
エディタでql_placement以下のピン番号を変更し、保存します。
#mux21.scp
#Synplicity Synthesis pin location command file
#Automatically generated by SpDE version SpDE 7.0
#Date: 8/10/98 at 10:02
#
#---Fixed I/O cells--portprop f
portprop a
portprop sel
portprop b
ql_placement="IO2";
ql_placement="IO3";
ql_placement="IO4";
ql_placement="IO5";
58
論理合成Ｓｙｎｐｌｉｆｙを立ち上げて、Ａｄｄボタンを押します。
ファイルの種類をＰｒｏｐｅｒｔｙＦｉｌｅｓ（＊．ｓｃ＊）にして、
ｍｕｘ２１．ｓｃｐを選択し、「開く」を押します。
59
ＳｏｕｒｃｅＦｉｌｅｓにｍｕｘ２１．ｓｃｐが追加されたことを確認後、
ＲＵＮを押して論理合成をかけます。
途中「はい」とＯＫを選択し、ＲｕｎＴｏｏｌアイコン
を押すと、
ｍｕｘ２１．ｓｃｐで指定したピン配置での配置配線が実行されます。
60
ＶＨＤＬ設計演習
Ⅲ
基 礎 編
広島県立西部工業技術センター
61
１．ビット幅のある信号の表現
例題１ コンパレータ ｃｏｍｐ．ｖｈｄ
library ieee;
use ieee.std_logic_1164.all;
ａ
ｂ
４
ｃｏｍｐ
ｇｅ
ｅｑ
４
ｌｅ
entity comp is
generic(n:integer :=4);
port(a,b:in std_logic_vector(n-1 downto 0);
eq,ge,le:out std_logic);
end comp;
architecture v1 of comp is
begin
eq <= '1' when (a= b) else '0';
ge <= '1' when (a>=b) else '0';
le <= '1' when (a<=b) else '0';
end v1;
62
-----------------------------------architecture v2 of comp is
begin
process(a,b) begin
if(a= b) then eq<='1'; else eq<='0'; end if;
if(a>=b) then ge<='1'; else ge<='0'; end if;
if(a<=b) then le<='1'; else le<='0'; end if;
end process;
end v2;
（１）１つのエンティティは複数のアーキテクチャを持つことができる。
上の例ではｃｏｍｐがエンティティで、ｖ１とｖ２がアーキテクチャ。
明示的にアーキテクチャを指定する場合はコンフィグレーション
文を使うが，シンプリファイライトはコンフィグレーションをサポ
ートしていない。
上の例ではv2の方がコンパイルされる。
63
（２）今までは１ビット幅の信号だけ扱ってきたが，ビット幅の
ある信号も扱える。in，out宣言で
std_logic_vector(15 downto 0)
あるいは，
std_logic_vector(0 to 15)
を使う。MSBは左，LSBは右。
MSB>LSBならdowntoを，MSB<LSBならtoを使う。
（３）ビット幅を変更しやすくするためには
generic(n:integer :=4);
を使う。
（４）上の例の様にコンパレータ等は、if文よりも条件付信号
代入文の方がコンパクトに記述できる。
64
例題１のテストベンチ ｃｏｍｐ．ｔｂ．ｖｈｄ
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all; …①
ENTITY TestBench IS
END TestBench;
ARCHITECTURE HTWTestBench OF TestBench IS
COMPONENT comp
GENERIC (n:integer :=4);
PORT (a,b:in std_logic_vector(n-1 downto 0);
eq,ge,le:out std_logic);
END COMPONENT;
constant n:integer:=4; …②
SIGNAL aSignal,bSignal: std_logic_vector(n-1 downto 0);
SIGNAL eqSignal,geSignal,leSignal: std_logic;
65
BEGIN
U1 : comp
GENERIC MAP (n => 4
)
PORT MAP (a => aSignal,
b => bSignal,
eq => eqSignal,
ge => geSignal,
le => leSignal);
process begin …③
L1:for i in 0 to 15 loop …④
aSignal <=conv_std_logic_vector(i,4); …⑤
L2:for j in 0 to 15 loop …⑥
bSignal <=conv_std_logic_vector(j,4); …⑦
wait for 100ns;
end loop L2;
end loop L1;
wait;
end process;
END HTWTestBench;
66
①あとで、関数conv_std_logic_vector（）を使うために必要です。
②次の行のＳｉｇｎａｌ宣言に出てくる ｎ のために必要です。
③このｐｒｏｃｅｓｓ文が、実際のテストパターンを発生させます。
④回数指定の繰り返しは ｆｏｒ…ｌｏｏｐ で記述します。
ラベル名：ｆｏｒ ループ変数 ｉｎ 初期値 ｔｏ 終了値 ｌｏｏｐ
：
ｅｎｄ ｌｏｏｐ ラベル名；
※ループ変数 ｉ は宣言が不要です。ラベル名は省略可能。
⑤関数conv_std_logic_vector（）を使って、整数 ｉ を４ビット幅の
std_logic_vector に変換してから、aSignalに代入します。
ＶＨＤＬは型チェックが厳しいので、直接代入はできません。
67
⑥整数 ｊ のループです。
⑦整数 ｊ を型変換したあと、bSignalに代入します。
シミュレーション時間は、１００ｎｓ×１６×１６＝２５６００ｎｓ以上
に設定します。結果は下図のようになります。
68
２．ｃａｓｅ文とビット幅のある定数
例題２ デコーダ ｄｅｃｏｄｅｒ．ｖｈｄ
library ieee;
use ieee.std_logic_1164.all;
architecture v1 of decoder is
begin
process(enb,adr) begin
entity decoder is
if(enb='0') then
case(adr) is
port(enb:in std_logic;
adr:in std_logic_vector(2 downto 0);
when "000" => y<="11111110";
y :out std_logic_vector(7 downto 0));
when "001" => y<="11111101";
end decoder;
when "010" => y<="11111011";
when "011" => y<="11110111";
when "100" => y<="11101111";
ｄｅｃｏｄｅ
when "101" => y<="11011111";
ｅｎｂ
８
when "110" => y<="10111111";
ｙ
when others => y<="01111111";
３
end case;
ａｄｒ
else y<="11111111";
end if;
end process;
end v1;
69
（１）デコーダは，if文を並べて書くこともできるが，
case文を使った方がわかりやすい。
case(信号名) is
when ケース１ => 式１;
when ケース２ => 式２;
:
:
when others => 式ｎ;
end case;
と記述する。othersは列記したケース以外、全ての場合とい
う意味です。これが無いとラッチを生成する処理系もある。
（２）ビット幅のある定数は，
（ ２進数） B"001"
B"1111_1110"
（１６進数） X"FC"
と書く。２進数を表すBは省略できる。
（３）else y<= "11111111"がないと，ラッチが生成される。
70
例題２のテストベンチ ｄｅｃｏｄｅｒ．ｔｂ．ｖｈｄ
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
ENTITY TestBench IS
END TestBench;
ARCHITECTURE HTWTestBench OF TestBench IS
COMPONENT decoder
PORT (enb:in std_logic;
adr:in std_logic_vector(2 downto 0);
y :out std_logic_vector(7 downto 0));
END COMPONENT;
SIGNAL enbSignal: std_logic;
SIGNAL adrSignal: std_logic_vector(2 downto 0);
SIGNAL ySignal : std_logic_vector(7 downto 0);
BEGIN
U1 : decoder
PORT MAP (enb => enbSignal, adr => adrSignal, y => ySignal);
71
process begin
enbSignal <='0';
for i in 0 to 7 loop
adrSignal <=conv_std_logic_vector(i,3); wait for 100ns;
end loop;
enbSignal <='1';
for i in 0 to 7 loop
adrSignal <=conv_std_logic_vector(i,3); wait for 100ns;
end loop;
wait;
end process;
END HTWTestBench;
シミュレーション時間＝２０００ｎｓ
72
３．算術演算子と連接子
例題３ アダー adder.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity adder is
generic (n :integer :=4);
port(cin :in std_logic;
a,b :in std_logic_vector(n-1 downto 0);
cout:out std_logic;
s :out std_logic_vector(n-1 downto 0));
end adder;
ａ
ｂ
ｃｉｎ
４ ａｄｄｅｒ
４
４
ｓ
ｃｏｕｔ
73
architecture v1 of adder is
signal ax,bx,cx,sx:std_logic_vector(n downto 0);
begin
ax(n downto 0)<= '0' & a(n-1 downto 0);
bx(n downto 0)<= '0' & b(n-1 downto 0);
cx
<= (0=>cin, others=>'0');
sx
<= ax+bx+cx;
s(n-1 downto 0)<= sx(n-1 downto 0);
cout
<= sx(n);
end v1;
-------------------------------------------------------------architecture v2 of adder is
signal sx:std_logic_vector(n downto 0);
begin
sx <= ('0' & a)+('0' & b)+cin;
s <= sx(n-1 downto 0);
cout <= sx(n);
end v2;
74
（１）加算器，減算器，乗算器を生成するのに算術演算子
＋、ー、＊が使える。
（２）算術演算子を使うためには，
use ieee.std_logic_unsigned.all; 符号なし算術演算パッケージ
または，
use ieee.std_logic_signed.all; 符号有り算術演算パッケージ
が必要。
（３）キャリ入出力cin,coutがなければ
s <= a + b;
とコンパクトに記述できる。
（４）verilogの連接演算子{ , }に相当するものはVHDLでは
連接子( & )であるが，verilogの様に信号代入文の左辺
には使えないのでアーキテクチャv2の様に，
a,bより１ビット多いローカル信号sxを使って記述するしかない。
参照：長谷川テキストｐ２８～３０
75
また，VHDLは型チェックが厳しく，左辺と右辺のビット幅が
異なると，代入できないので，
sx <= a+b+cin;
はエラーになってしまう。
（５）アーキテクチャv2も，コンパイラによっては通らないかもしれない。
なぜなら，sxとcinのビット幅が違うためである。そのときは（６）の
ように書く。
（６）０ビット目がcinで，他のビットが全て０の幅ｎビットの信号は，
アーキテクチャv1の様に
(0 => cin , others => '0')
と書く。これは，集合体と呼ばれ，０ビット目に限らず，ビット位置を
指定してビット幅のある信号を記述するのに使われる。
ただし，集合体の要素としては，ビット幅１のものしか書けない。
つまり，('0',a)はエラーになる。
76
参照：長谷川テキストｐ２８～３０
例題３のテストベンチ ａｄｄｅｒ．ｔｂ．ｖｈｄ
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
ENTITY TestBench IS
END TestBench;
ARCHITECTURE HTWTestBench OF TestBench IS
COMPONENT adder
GENERIC (n :integer :=4);
PORT (cin :in std_logic;
a,b :in std_logic_vector(n-1 downto 0);
cout:out std_logic;
s :out std_logic_vector(n-1 downto 0));
END COMPONENT;
constant n:integer:=4;
SIGNAL cinSignal : std_logic;
SIGNAL aSignal,bSignal : std_logic_vector(n-1 downto 0);
SIGNAL coutSignal: std_logic;
SIGNAL sSignal : std_logic_vector(n-1 downto 0);
BEGIN
U1 : adder GENERIC MAP (n => 4)
PORT MAP (cin => cinSignal, a => aSignal, b => bSignal,
cout => coutSignal, s => sSignal);
77
process begin
cinSignal <='0';
L1:for i in 0 to 15 loop
aSignal <=conv_std_logic_vector(i,4);
L2:for j in 0 to 15 loop
bSignal <=conv_std_logic_vector(j,4);
wait for 100ns;
end loop L2;
end loop L1;
cinSignal <='1';
L3:for i in 0 to 15 loop
aSignal <=conv_std_logic_vector(i,4);
L4:for j in 0 to 15 loop
bSignal <=conv_std_logic_vector(j,4); wait for 100ns;
end loop L4;
end loop L3;
wait;
end process;
END HTWTestBench;
シミュレーション時間＝１６ｘ１６ｘ２ｘ１００ｎｓ＝５１２００ｎｓ
78
４．フリップフロップの記述
例題４ フリップフロップ ｄｆｆ．ｖｈｄ
library ieee;
use ieee.std_logic_1164.all;
entity dff is
port(d,clk,sclr,aclr,enb:in std_logic;
q,qsc,qac,qen:out std_logic);
end dff;
ｄ
ｃｌｋ
通常
ＦＦ
ｑ
ｄ
ｃｌｋ
ｓｃｌｒ
同期
クリア
ＦＦ
ｑｓｃ
architecture RTL of dff is
begin
-- simple ff --process(clk) begin
if(clk'event and clk='1') then
q <= d;
end if;
end process;
-- sync clear ff --process(clk) begin
if(clk'event and clk='1') then
if(sclr='0') then qsc <= '0';
else
qsc <= d;
end if;
end if;
end process;
79
-- async clear ff -process(clk,aclr) begin
if (aclr='0') then
qac <= '0';
elsif(clk'event and clk='1') then
qac <= d;
end if;
end process;
-- enb ff -process(clk) begin
if(clk'event and clk='1') then
if(enb='1') then qen <= d;
end if;
end if;
end process;
end RTL;
ｄ
ｃｌｋ
非同期
クリア
ＦＦ
ｑａｃ
ａｃｌｒ
ｄ ｲﾈｰﾌﾞﾙ
ｃｌｋ 機能付
ＦＦ
ｅｎｂ
ｑｅｎ
80
（１）フリップフロップの生成には，上の例の様に
if(clk'event and clk='1') then
を使う。if文なのでprocessブロックの中で使う。
（２）同期クリア信号は，process(信号名)のセンシティビティ・リスト
には記述しないで，はじめのif文の条件にクロックイベントを
次のif文の条件にクリア信号を記述する。
（３）非同期クリア信号は，センシティビティ・リストに記述するとともに
はじめのif文の条件にクリア信号を，
次のelsif文の条件に，クロックイベントを記述する。
（４）イネーブル信号は，同期クリア信号同じ考え方。
つまり、センシティビティ・リストには記述しないで，
はじめのif文の条件にクロックイベントを
次のif文の条件にイネーブル信号を記述する。
81
例題４のテストベンチ ｄｆｆ．ｔｂ．ｖｈｄ
library ieee;
use ieee.std_logic_1164.all;
ENTITY TestBench IS
END TestBench;
ARCHITECTURE HTWTestBench OF TestBench IS
COMPONENT dff
PORT (d,clk,sclr,aclr,enb:in std_logic;
q,qsc,qac,qen:out std_logic);
END COMPONENT;
SIGNAL dSignal,clkSignal,sclrSignal,aclrSignal,enbSignal: std_logic;
SIGNAL qSignal,qscSignal,qacSignal,qenSignal: std_logic;
BEGIN
U1 : dff PORT MAP (d => dSignal, clk => clkSignal,
sclr => sclrSignal, aclr => aclrSignal, enb => enbSignal,
q => qSignal, qsc => qscSignal, qac => qacSignal, qen => qenSignal);
process begin
clkSignal <='0';
loop
…①クロック生成には for無しｌｏｏｐ が使える。
wait for 50ns;
clkSignal <=not clkSignal;
end loop;
end process;
82
process begin
aclrSignal <='1'; sclrSignal <='1'; enbSignal <='1';
dSignal <='1'; wait for 125ns;
dSignal <='0'; wait for 200ns;
dSignal <='1'; wait for 300ns;
aclrSignal <='0'; sclrSignal <='0'; enbSignal <='0'; wait for 200ns;
dSignal <='0'; wait for 300ns;
aclrSignal <='1'; sclrSignal <='1'; enbSignal <='1'; wait for 200ns;
dSignal <='1';
wait;
end process;
END HTWTestBench;
シミュレーション時間＝２０００ｎｓ
83
５．エッジ検出回路の記述
例題５ エッジ検出 ｅｄｇ．ｖｈｄ
library ieee;
use ieee.std_logic_1164.all;
entity edg is
port(clk,d,reset:in std_logic;
rise,fall:out std_logic);
end edg;
ｆａｌｌ
ｄ
ｃｌｋ
ｑ１
architecture v1 of edg is
signal q1,q2:std_logic;
begin
process(clk) begin
if(clk'event and clk='1') then
if(reset='0') then q1<='0'; q2<='0';
else
q1<=d; q2<=q1;
end if;
end if;
end process;
rise<= q1 and (not q2);
fall <=(not q1) and q2 ;
end v1;
ｑ２
ｒｉｓｅ
ｒｅｓｅｔ
84
（１）スイッチが押された時，１回だけある動作をさせたい時など，
入力信号の立ち上がり，立ち下がりを検出する手段として，
図のようなエッジ検出回路が使用される。
（２）ＶＨＤＬでは立ち下がり，立ち上がりエッジの検出は
上の例の様に書ける。
（３）ＶＨＤＬの場合、q1用とq2用のprocessブロックを分けても，
分けなくても同じ論理合成結果が得られる。
Ｖｅｒｉｌｏｇの場合は、ブロックを分けるか分けないか、また
＝を使うか、＜＝を使うかで論理合成結果が異なる。
85
例題５のテストベンチ edg.tb.vhd
library ieee;
use ieee.std_logic_1164.all;
ENTITY TestBench IS
END TestBench;
ARCHITECTURE HTWTestBench OF TestBench IS
COMPONENT edg
PORT (clk,d,reset:in std_logic;
rise,fall:out std_logic);
END COMPONENT;
SIGNAL clkSignal,dSignal,resetSignal: std_logic;
SIGNAL riseSignal,fallSignal: std_logic;
BEGIN
U1 : edg PORT MAP (clk => clkSignal, d => dSignal, reset => resetSignal,
rise => riseSignal, fall => fallSignal);
clock:process begin …①processにも名前が付けられる。
clkSignal <='0';
loop
wait for 50ns;
clkSignal <= not clkSignal;
end loop;
end process;
86
d_reset:process begin
resetSignal <='0'; dSignal <='0';
wait for 75ns; resetSignal <='1';
wait for 200ns; dSignal <='1';
wait for 300ns; dSignal <='0';
wait for 400ns; dSignal <='1';
wait for 400ns; dSignal <='0';
wait;
end process;
END HTWTestBench;
シミュレーション時間＝２０００ｎｓ
87
６．同期クリア付きカウンタ
例題６ ｃｏｕｎｔｓｃ．ｖｈｄ
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
ｃｏｕｎｔｓｃ
ｃｌｋ
ｃｌｒ
４
ｃｏｕｎｔ
entity countsc is
port(clk,clr:in std_logic;
count :out std_logic_vector(3 downto 0)); …②
end countsc;
architecture countsc_body of countsc is
signal count_tmp:std_logic_vector(3 downto 0);
begin count <= count_tmp; …③
process(clk) begin
if(clk'event and clk='1') then
if(clr='0') then count_tmp <= "0000";
else count_tmp <= count_tmp+1;
end if;
end if;
end process;
end countsc_body;
88
（１）同期クリア付カウンタは同期クリアＦＦのクリア信号の書き方と
算術演算子+の応用である。
（２）同期クリア信号はイベントリストに記述しないで、
最初のｉｆ文の条件にクロックイベントを、
次のｉｆ文の条件に同期クリア信号を記述する。
（４）重要なのはVHDLのout宣言された信号（この例ではcount）は，
アーキテクチャ内部で，読み出し参照できない点である。
（５）信号代入文の左辺には，もちろん書けるのでcount_tmpの様に，
ローカル信号を宣言し，再代入してやればよい。
（小テスト）これを１０進カウンタにするには、どうすればよいか。
89
例題６のテストベンチ ｃｏｕｎｔｓｃ．ｔｂ．ｖｈｄ
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
ENTITY TestBench IS
END TestBench;
ARCHITECTURE HTWTestBench OF TestBench IS
COMPONENT countsc
PORT (clk,clr:in std_logic;
count :out std_logic_vector(3 downto 0));
END COMPONENT;
SIGNAL clkSignal:std_logic:='0'; …①
SIGNAL clrSignal:std_logic:='1'; …①
SIGNAL countSignal : std_logic_vector(3 downto 0);
BEGIN
U1 : countsc
PORT MAP (clk => clkSignal, clr => clrSignal, count => countSignal);
clrSignal<='0' after 125ns, '1' after 325ns; …②
clkSignal<=(not clkSignal) after 50ns;
…③
90
END HTWTestBench;
①シグナルの初期値は、シグナル宣言時に与えることも可能。
＝や＜＝ではなく、：＝であることに注意。
②簡単なシグナル値は、カンマで区切って与えることができる。
ｗａｉｔ ｆｏｒの場合は相対時間であったが、ａｆｔｅｒの場合は
絶対時間であることに注意。この例では、ｃｌｒの初期値は１で、
１２５ｎｓで０，３２５ｎｓで１になる。
③初期値を与えたクロック信号はｐｒｏｃｅｓｓ文で囲まなくても、
この書き方で５０ｎｓ毎に反転する信号になる。
④同期クリアなので、ｃｌｒ＝０の次のｃｌｋ立ち上がりでｃｏｕｎｔ＝０と
なることを確認する。
91
７．非同期クリア付きカウンタ
例題７ ｃｏｕｎｔａｃ．ｖｈｄ
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
ｃｏｕｎｔａｃ
ｃｌｋ
ｃｌｒ
４
ｃｏｕｎｔ
entity countac is
port(clk,clr:in std_logic;
count :out std_logic_vector(3 downto 0));
end countac;
architecture countac_body of countac is
signal count_tmp:std_logic_vector(3 downto 0);
begin count <= count_tmp;
process(clk,clr) begin
if(clr='0') then
count_tmp <= "0000";
elsif(clk'event and clk='1') then
count_tmp <= count_tmp+1;
end if;
end process;
end countac_body;
92
例題７のテストベンチ ｃｏｕｎｔａｃ．ｔｂ．ｖｈｄ
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
ENTITY TestBench IS
END TestBench;
ARCHITECTURE HTWTestBench OF TestBench IS
COMPONENT countac
PORT (clk,clr:in std_logic;
count :out std_logic_vector(3 downto 0));
END COMPONENT;
SIGNAL clkSignal:std_logic:='0';
SIGNAL clrSignal:std_logic:='1';
SIGNAL countSignal : std_logic_vector(3 downto 0);
BEGIN
U1 : countac
PORT MAP (clk => clkSignal, clr => clrSignal, count => countSignal);
clrSignal<='0' after 125ns, '1' after 325ns;
clkSignal<=(not clkSignal) after 50ns;
93
END HTWTestBench;
（１）非同期クリア付カウンタは非同期クリアＦＦのクリア信号の
書き方と算術演算子+の応用である。
（２）非同期クリア信号は、イベントリストに記述すると共に 、
はじめのｉｆ文の条件にクリア信号を、
次のｅｌｓｉｆ文の条件にクロックイベントを記述する。
（２）テストベンチは同期クリア付きカウンタと同じもの。
非同期クリアなので、ｃｌｒ＝０と同時に、ｃｏｕｎｔ＝０となっている
ことを確認する。
（小テスト）これにキャリー入出力をつけるにはどうすればよいか。
94
１
８．ステートマシンの記述
例題８ ｓｔａｔｅ．ｖｈｄ
library ieee;
use ieee.std_logic_1164.all;
S11
ａ
ａ
ａ
ａ
S01
entity state is
ａ
port(clk,a,res:in std_logic;
ss:out std_logic_vector(1 downto 0));
S00
end state;
architecture v1 of state is
signal ss_tmp:std_logic_vector(1 downto 0);
constant s00:std_logic_vector(1 downto 0):=B"00";
constant s01:std_logic_vector(1 downto 0):=B"01";
constant s10:std_logic_vector(1 downto 0):=B"10";
constant s11:std_logic_vector(1 downto 0):=B"11";
S10
ａ
95
begin
ss<=ss_tmp;
process(clk) begin
if(clk'event and clk='1') then
if(res='0') then ss_tmp<=s00;
else case(ss_tmp) is
when s00=> if(a='1') then ss_tmp<=s01; else ss_tmp<=s10; end if;
when s01=> if(a='1') then ss_tmp<=s11; end if;
when s10=> if(a='0') then ss_tmp<=s11; end if;
when s11=> ss_tmp<=s00;
end case;
end if;
end if;
end process;
end v1;
（１）VHDLのステートマシン記述では，ステートの値は
① type宣言した論理的な値
② constant宣言した物理的な値
のどちらかを用いる。
（２）上の例では，ステートの値を出力として観測したいので，
96
constant宣言した物理的な値を用いている。
（２）このステートマシンは，Ｖｅｒｉｌｏｇの時と同様にs00が初期状態で，
s00 → s01 → s11 （但し，s01でa=0なら，s01のまま）
↑
│
└─────┘
入力 a=0なら s00 → s10 → s11 （但し ，s10でa=1なら，s10のまま）
↑
│
└─────┘
と回るものです。case文を使えば，上述のようにすっきり書けます。
入力 a=1なら
（３）case文のwhenに続くケース値にステートマシンのステート値を
記述することになるが，これはprocessブロック内の読み出し参
照にあたるので，カウンタの時と同様に，ローカル信号ss_tmpを
宣言し使っている。
97
（４）ステートの値を直接，出力として観測する必要がなければ，
type宣言した論理的な値を用いても良い。
この場合，アーキテクチャは次のように記述する。
architecture v2 of state is
type st_val is (s00,s01,s10,s11);
signal st:st_val;
begin
process(clk) begin
: ss_tmpを
: stに書き換えたもの
end process;
process(st) begin
: stと出力の
: 関係の記述
end process;
end v2;
98
例題８のテストベンチ ｓｔａｔｅ．ｔｂ．ｖｈｄ
library ieee;
use ieee.std_logic_1164.all;
ENTITY TestBench IS
END TestBench;
ARCHITECTURE HTWTestBench OF TestBench IS
COMPONENT state
PORT (clk,a,res:in std_logic;
ss:out std_logic_vector(1 downto 0));
END COMPONENT;
SIGNAL clkSignal,aSignal,resSignal: std_logic;
SIGNAL ssSignal: std_logic_vector(1 downto 0);
BEGIN
U1 : state
PORT MAP (clk => clkSignal,a => aSignal,
res => resSignal,ss => ssSignal);
clock:process begin
clkSignal<='0';
loop
wait for 50ns; clkSignal<=not clkSignal;
end loop;
end process;
99
other:process begin
resSignal<='0'; aSignal<='0';
wait for 100ns; resSignal<='1';
wait for 700ns; resSignal<='0'; aSignal<='1';
wait for 100ns; resSignal<='1';
wait;
end process;
END HTWTestBench;
100
９．トライステート出力
例題９ ｔｒｉｏｕｔ．ｖｈｄ
library ieee;
use ieee.std_logic_1164.all;
entity triout is
port(a,oe:in std_logic;
y :out std_logic);
end triout;
architecture v1 of triout is
begin
y<=a when oe='1' else 'Z';
end v1;
ｏｅ
ａ
ｙ
architecture v2 of triout is
begin
process(a, oe) begin
if(oe='1') then ｙ<=a;
else ｙ<='Z';
end if;
end process;
end v2;
101
（１）トライステート出力、双方向バスの記述は実用的なＬＳＩを
設計する上でさけて通れない。
（２）１ビットのハイインピーダンスは'Z'と書く。
８ビットは
Ｘ"ZZ" または B"ZZZZ_ZZZZ" と書く。
ただし、ＰｅａｋＶＨＤＬではＸ"ZZ"は使えない。
(others => 'Z')と書けば、ビット幅に無関係に使える。
（３）トライステート出力は，
Ｖ１のように、条件付信号代入文で記述しても良いし、
Ｖ２のように、ｐｒｏｃｅｓｓ文とｉｆ文で記述しても良い。
（４）トライステート出力はout宣言する。
102
例題９のテストベンチ ｔｒｉｏｕｔ．ｔｂ．ｖｈｄ
library ieee;
use ieee.std_logic_1164.all;
ENTITY TestBench IS
END TestBench;
ARCHITECTURE HTWTestBench OF TestBench IS
COMPONENT triout
PORT (a,oe:in
std_logic;
y
:out
std_logic);
END COMPONENT;
SIGNAL aSignal:std_logic:='0';
SIGNAL oeSignal:std_logic:='0';
SIGNAL ySignal
:
std_logic;
103
BEGIN
U1 : triout
PORT MAP (a => aSignal,
oe => oeSignal,
y => ySignal);
aSignal <=(not aSignal) after 100ns;
oeSignal <= '1' after 450ns;
END HTWTestBench;
104
１０．双方向バスの記述
例題１０ ｂｉｄｉｒ．ｖｈｄ
ｒｄ
library ieee;
ｏｄｂ
use ieee.std_logic_1164.all;
entity bidir is
ｉｄｂ
port(rd,wr:in std_logic;
ｄｂ
Ｄ Ｑ
db :inout std_logic);
ｗｒ
end bidir;
architecture v1 of bidir is
signal idb,odb:std_logic;
begin
idb<=db;
db <= odb when(rd='0') else 'Z';
process(wr) begin
if(wr'event and wr='1') then odb<=idb;
end if;
end process;
105
end v1;
architecture v2 of bidir is
signal idb,odb:std_logic;
begin
idb<=db;
process(odb , rd) begin
if(rd=‘0’) then db<=odb; else db<=‘Z’; end if;
end process;
process(wr) begin
if(wr'event and wr='1') then odb<=idb;
end if;
end process;
end v2;
（１）双方向バスも，
Ｖ１のように条件付信号代入文で記述しても良いし、
Ｖ２のようにｐｒｏｃｅｓｓ文とｉｆ文で記述しても良い。
※Verilogのalways文では，トライステート出力は書けたが，
双方向バスは書けなかった。
（２）双方向バスはinout宣言する。
106
例題１０のテストベンチ
ｂｉｄｉｒ．ｔｂ．ｖｈｄ
library ieee;
use ieee.std_logic_1164.all;
ENTITY TestBench IS
END TestBench;
ARCHITECTURE HTWTestBench OF TestBench IS
COMPONENT bidir
PORT (rd,wr:in std_logic;
db :inout std_logic);
END COMPONENT;
SIGNAL rdSignal,wrSignal: std_logic;
SIGNAL dbSignal : std_logic;
signal rd_data:std_logic;
BEGIN
U1 : bidir PORT MAP (rd => rdSignal,
wr => wrSignal,
db => dbSignal);
107
process
procedure wr_proc(wr_dt:in std_logic) is
begin
0 50
dbSignal <= wr_dt; wait for 50ns;
wrSignal <='0'; wait for 50ns;
db
wr_dt
wrSignal <='1'; wait for 50ns;
wr
dbSignal <='Z'; wait for 50ns;
end procedure;
procedure rd_proc(signal rd_dt:out std_logic) is
begin
0 50
rdSignal <='0'; wait for 100ns;
rd_dt <= dbSignal;
rd
rdSignal <='1'; wait for 100ns;
rd_dt 前の値
end procedure;
begin
rdSignal <='1'; wrSignal <='1'; dbSignal <='Z';
wait for 100ns; wr_proc('1'); rd_proc(rd_data);
report"time="&time'image(NOW);
report"rd_data="&std_logic'image(rd_data);
wait for 100ns; wr_proc('0'); rd_proc(rd_data);
report"time="&time'image(NOW);
report"rd_data="&std_logic'image(rd_data);
wait;
end process;
END HTWTestBench;
100
100
150
200
Z
150
200
rd↑時のdbの値
108
（１）プロシージャはテストベンチで使用されるサブルーチン。
（２）プロシージャはキーワードｐｒｏｃｅｄｕｒｅで始まり、
ｅｎｄ ｐｒｏｃｅｄｕｒｅ；で終わる。
（３）キーワードｐｒｏｃｅｄｕｒｅの次に、プロシージャ名を書く。
上の例ではでは ｗｒ＿ｐｒｏｃ と ｒｄ＿ｐｒｏｃ がプロシージャ名。
（４）プロシージャ名の続きの（ ）内で引数宣言を行う。
ｗｒ＿ｐｒｏｃでは、ｓｔｄ＿ｌｏｇｉｃ型の入力引数ｗｒ＿ｄｔ
ｒｄ＿ｐｒｏｃでは、ｓｔｄ＿ｌｏｇｉｃ型の出力引数ｒｄ＿ｄｔ
が宣言されている。値をメインルーチンに戻すときはｒｄ＿ｄｔの
ようにｓｉｇｎａｌ宣言する。
（５）上の例ではｐｒｏｃｅｓｓ文のメインルーチンから、
ｗｒ＿ｐｒｏｃとｒｄ＿ｐｒｏｃを２回づつコールして、
データバスから１と０の書込み、読出しの確認をしている。109
（６）ｒｅｐｏｒｔ文はメッセージを出力する命令であり、
ＮＯＷは現在時刻を返す関数です。
信号値などをｒｅｐｏｒｔ文で表示するときは、型’ｉｍａｇｅ（変数）を
使って、型タイプの変数を文字列に変換してから表示します。
110
ＶＨＤＬ設計演習
Ⅳ
応 用 編
広島県立西部工業技術センター
111
１．ストップウオッチの設計
次の回路図のハードウエアを用意しています。
COM1 f
１０秒
＋５
１秒
＋５
g
a
b
１／１０秒 １／１００秒
＋５
＋５
＋５
a
＋５
44,22
100k
3
START
0.1 μ
4 11
START
LED4 43
2 10
11
10
9
STOP
MACH210
0.1 μ
STOP
100Hz
1
30
LED3 24
8 13
LED2
20
14
WATCH
LED1 9
3
CLK
GND
１ｋ
１ｋ
TLR306
(アノードコモン)
g
１ｋ
37
100k
b
f
VCC
＋５
7 セグメント LED
e
７
c
d
h
７
７
１ｋ
e
g
７
a
1,12,23,34
d
c
h COM2
COM1
COM2
h
g
f
e
d
c
b
a
ｈ
（問題１）
１００Ｈｚの方形波をカウントして、下記の仕様の４桁ストップ
ウオッチをＶＨＤＬで記述しなさい。
ｓｔａｒｔスイッチを押すと、カウント開始
ｓｔｏｐスイッチを押すと、カウント停止
両方同時に押すと、リセット
（問題２）
ｓｔａｒｔスイッチだけで、スタート、ストップ、リセットができる
仕様に変更しなさい。
LEDi[6]
LEDi[5]
LEDi[4]
LEDi[3]
LEDi[2]
LEDi[1]
LEDi[0]
(i=1～4)
112
①エンティティdigitはLED一桁に相当す
library ieee;
るサブモジュールで、カウンタ部と７セグ
use ieee.std_logic_1164.all;
メントデコーダ部で構成されています。
use ieee.std_logic_unsigned.all;
②カウンタ部はclkをクロック、resを正論
① entity digit is
理の同期クリア信号とする４ビットカウン
port(clk,res,cin:in std_logic;
タです。１０進カウンタなので、９の次は
cout:out std_logic;
０に戻らなければなりません。
led :out std_logic_vector(6 downto 0)); ③キャリー入力が有り、かつカウント値
end digit;
が９の時、キャリー出力が出なければな
りません。
architecture v1 of digit is
signal dgt:std_logic_vector(3 downto 0);
begin
② process(clk) begin
if(
and
) then
if(
) then dgt<=X"0";
elsif(cin='1' and
) then dgt<=dgt+1;
elsif(cin='1' and dgt =X"9") then dgt<=X"0";
end if;
end if;
end process;
) else '0';
③ cout<=cin when(
113
④７セグメントデコーダ部は、カウント値を
数字表示用データに変換する組合せ回路です。
④ process(dgt) begin
case(dgt) is
when X"0"=> led<= not B"011_1111"; --3f;
when X"1"=> led<= not B"000_0110"; --06;
when X"2"=> led<=
;
when X"3"=> led<=
;
when X"4"=> led<=
;
when X"5"=> led<=
;
when X"6"=> led<=
;
when X"7"=> led<=
;
when X"8"=> led<=
;
when X"9"=> led<=
;
when others=>led<=
;
end case;
end process;
end v1;
114
library ieee;
use ieee.std_logic_1164.all;
⑤エンティティwatch1がメインモジュールで
reset,count,displayの３つの状態を遷移する
⑤ entity watch is
ステートマシンです。条件は下記の通り。
startのみでcountへ
port(start,stop,clk:in std_logic;
stopのみでdisplayへ
led1,led2,led3,led4
両方でresetへ
:out std_logic_vector(6 downto 0));
end watch;
architecture v1 of watch is
component digit
port(clk,res,cin:in std_logic;
cout:out std_logic;
led :out std_logic_vector(6 downto 0));
end component;
signal dres,enb1,enb2,enb3,enb4:std_logic;
signal state:std_logic_vector(1 downto 0);
⑤ constant reset:std_logic_vector(1 downto 0):="00";
constant count:std_logic_vector(1 downto 0):="01";
constant display:std_logic_vector(1 downto 0):="10";
115
begin
⑤ process(clk) begin
if(clk'event and clk='1') then
if(start='1' and stop='1') then state<=reset;
elsif(
and
) then state<=count;
elsif(
and
) then state<=display;
end if;
end if;
end process;
enb1<=
;
dres<='1' when (state=reset) else '0';
⑥ digit1: digit port map(clk,dres,enb1,enb2,led1);
,
,led2);
⑦ digit2: digit port map(clk,dres,
digit3: digit port map(clk,dres,
,
,led3);
digit4: digit port map(clk,dres,
,
,led4);
end v1;
⑥digit1～digit4はそれぞれ
digit1 1/100秒の桁
digit2 1/10秒の桁
digit3
1秒の桁
digit4 10秒の桁
に相当するコンポーネント
インスタンスです。
⑦enb1～enb4はdigit1～digit4
のキャリ入力とキャリ出力を
接続するローカル信号です。
digit4 enb4 digit3 enb3 digit2 enb2 digit1 enb1
116
２．並列ＩＯの設計
下記仕様の８ビット×３ポート入出力ＬＳＩ
（インテル８２５５の簡易版）を設計しなさい。
ｃｓ ｒｄ ｗｒ ａｄｒ 動
作
Ｈ × × ×× 非 動 作
００ ＤＢ←ＰＡピン
Ｌ Ｌ Ｈ ０１ ＤＢ←ＰＢピン
１０ ＤＢ←ＰＣピン
１１ ＤＢ←ＣＲレジスタ
００ ＤＢ→ＰＡレジスタ
Ｌ Ｈ ↑ ０１ ＤＢ→ＰＢレジスタ
１０ ＤＢ→ＰＣレジスタ
１１ ＤＢ→ＣＲレジスタ
ＣＲレジスタはＰＡ、ＰＢ、ＰＣの入出力を
決める内部レジスタ。
ＣＲ（０） ０ ＰＡ＝出力モード
１ ＰＡ＝入力モード
ＣＲ（１） ０ ＰＢ＝出力モード
１ ＰＢ＝入力モード
ＣＲ（２） ０ ＰＣ＝出力モード
１ ＰＣ＝入力モード
ＰＩＯ
２
ＡＤＲ
ＣＳ
ＲＤ
ＷＲ
８
ＤＢ
ＲＥＳ
ＰＡ
ＰＢ
ＰＣ
８
８
８
ＣＲ
ＲＥＳはＰＡ，ＰＢ，ＰＣを全て
入力モードにする負論理の
非同期リセット信号。
117
並列ＩＯ
ｐｉｏ．ｖｈｄ
①qa,qb,qc,crはwrをクロック、
library ieee;
~resを非同期クリア信号とするFFで
use ieee.std_logic_1164.all;
csがアクティブの時、dbの値がadrで
entity pio is
選択されたqa,qb,qc,crのいずれか
generic(n:integer:=8);
に書き込まれる。
port(cs,rd,wr,res:in std_logic;
adr
:in std_logic_vector(1 downto 0);
db,pa,pb,pc :inout std_logic_vector(n-1 downto 0));
end pio;
architecture pio_body of pio is
signal qa,qb,qc,cr,odb:std_logic_vector(n-1 downto 0);
begin
----- internal register (reset , cs & wr) ----① process(wr,res) begin
if(
) then qa<=(others=>'0'); qb<=(others=>'0');
qc<=(others=>'0'); cr<=(others=>'1');
elsif(
and
) then
if(
) then
case(
) is when "00"=> qa<=db; when "01"=> qb<=db;
when "10"=> qc<=db; when others=> cr<=db;
end case;
end if;
end if;
end process;
118
----- port tri-state assign ----②paは~cr[0]を制御信号とする
) else (others => 'Z');
② pa<=qa when (
双方向バッファ
pb<=qb when (
) else (others => 'Z');
pbは~cr[1]を制御信号とする
pc<=qc when (
) else (others => 'Z');
双方向バッファ
----- data selecter ----,
,
,
,
) begin
③ process(
case(
) is
when "00"=> odb<=pa;
when "01"=> odb<=pb;
when "10"=> odb<=pc;
when others=> odb<=cr;
end case;
end process;
pcは~cr[2]を制御信号とする
双方向バッファ
③はpa,pb,pc,crをデータ入力
adrをセレクト信号
odbをデータ出力とする
データセレクタ
----- databus tri-state assign (cs & rd) ----and
) else (others => 'Z');
④ db<=odb when(
end pio_body;
④dbは~csと~rdの論理積を
制御信号とする双方向バッ
ファ
119
ＰＩＯのテストベンチ ｐｉｏ．ｔｂ．ｖｈｄ
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
ENTITY TestBench IS
END TestBench;
ARCHITECTURE HTWTestBench OF TestBench IS
COMPONENT pio
GENERIC (n:integer:=8);
PORT (cs,rd,wr,res:in std_logic;
adr:in std_logic_vector(1 downto 0);
db,pa,pb,pc :inout std_logic_vector(n-1 downto 0));
END COMPONENT;
constant n:integer:=8;
SIGNAL csSignal,rdSignal,wrSignal,resSignal:
std_logic;
SIGNAL adrSignal
:
std_logic_vector(1 downto 0);
SIGNAL dbSignal,paSignal,pbSignal,pcSignal : std_logic_vector(n-1 downto 0);
signal rd_data:std_logic_vector(n-1 downto 0);
BEGIN
U1 : pio GENERIC MAP (n => 8)
PORT MAP (cs => csSignal, rd => rdSignal, wr => wrSignal,
res => resSignal, adr => adrSignal, db => dbSignal,
pa => paSignal, pb => pbSignal, pc => pcSignal);
paSignal <= pbSignal after 1ns; -- connect from PB to PA
120
process
procedure wr_proc(adr_dt:in std_logic_vector(1 downto 0);
wr_dt:in std_logic_vector(7 downto 0)) is
begin
csSignal <='0'; adrSignal <= adr_dt; dbSignal <= wr_dt; wait for 50ns;
wrSignal <='0'; wait for 100ns;
wrSignal <='1'; wait for 50ns;
csSignal <='1'; adrSignal <= B"11"; dbSignal <= B"ZZZZ_ZZZZ"; wait for 50ns;
end procedure;
procedure rd_proc(adr_dt:in std_logic_vector(1 downto 0);
signal rd_dt:out std_logic_vector(7 downto 0)) is
begin
csSignal <='0'; adrSignal <= adr_dt; wait for 50ns;
rdSignal <='0'; wait for 100ns;
rd_dt <= dbSignal;
rdSignal <='1'; wait for 50ns;
csSignal <='1'; adrSignal <= B"11"; wait for 50ns;
end procedure;
begin
csSignal <='1'; rdSignal <='1'; wrSignal <='1';
dbSignal <=B"ZZZZ_ZZZZ"; resSignal <='0'; wait for 50ns;
resSignal <='1'; wait for 50ns;
wr_proc(B"11",X"01");
-- write CW to CR
for i in 0 to 255 loop
wr_proc(B"01",conv_std_logic_vector(i,8)); -- write to PB
rd_proc(B"00",rd_data); -- read from PA
report "i="&integer'image(i)&" rd_data="&integer'image(conv_integer(rd_data));
end loop;
wait;
121
end process;
END HTWTestBench;
122
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity digit is
port(clk,res,cin:in std_logic;
cout:out std_logic;
led :out std_logic_vector(6 downto 0));
end digit;
architecture v1 of digit is
signal dgt:std_logic_vector(3 downto 0);
begin
process(clk) begin
if(clk'event and clk='1') then
if(res='1') then dgt<=X"0";
elsif(cin='1' and dgt/=X"9") then dgt<=dgt+1;
elsif(cin='1' and dgt =x"9") then dgt<=X"0";
end if;
end if;
end process;
cout<=cin when(dgt=X"9") else '0';
解答例
watch1.vhd
1/4
123
解答例
watch1.vhd
2/4
process(dgt) begin
case(dgt) is
when X"0"=> led<= not B"011_1111";
when X"1"=> led<= not B"000_0110";
when X"2"=> led<= not B"101_1011";
when X"3"=> led<= not B"100_1111";
when X"4"=> led<= not B"110_0110";
when X"5"=> led<= not B"110_1101";
when X"6"=> led<= not B"111_1101";
when X"7"=> led<= not B"010_0111";
when X"8"=> led<= not B"111_1111";
when X"9"=> led<= not B"110_1111";
when others=>led<= not B"000_0000";
end case;
end process;
end v1;
--X"3f";
--X"06";
--X"5b";
--X"4f";
--X"66";
--X"6d";
--X"7d";
--X"27";
--X"7f";
--X"6f";
--X"00";
124
library ieee;
use ieee.std_logic_1164.all;
entity watch is
port(start,stop,clk:in std_logic;
led1,led2,led3,led4:out std_logic_vector(6 downto 0));
end watch;
architecture v1 of watch is
component digit
port(clk,res,cin:in std_logic;
cout:out std_logic;
led :out std_logic_vector(6 downto 0));
end component;
signal dres,enb1,enb2,enb3,enb4:std_logic;
signal state:std_logic_vector(1 downto 0);
constant reset:std_logic_vector(1 downto 0):="00";
constant count:std_logic_vector(1 downto 0):="01";
constant display:std_logic_vector(1 downto 0):="10";
解答例
watch1.vhd
3/4
125
begin
process(clk) begin
if(clk'event and clk='1') then
if(start='1' and stop='1') then state<=reset;
elsif(start='1' and stop='0') then state<=count;
elsif(start='0' and stop='1') then state<=display;
end if;
end if;
end process;
解答例
watch1.vhd
4/4
enb1<=state(0);
dres<='1' when (state=reset) else '0';
digit1: digit port map(clk,dres,enb1,enb2,led1);
digit2: digit port map(clk,dres,enb2,enb3,led2);
digit3: digit port map(clk,dres,enb3,enb4,led3);
digit4: digit port map(clk,dres,enb4,open,led4);
end v1;
126
library ieee;
use ieee.std_logic_1164.all;
entity pio is
generic(n:integer:=8);
port(cs,rd,wr,res:in std_logic;
adr
:in std_logic_vector(1 downto 0);
db,pa,pb,pc :inout std_logic_vector(n-1 downto 0));
end pio;
解答例
ｐｉｏ．ｖｈｄ
1/2
architecture pio_body of pio is
signal qa,qb,qc,cr,odb:std_logic_vector(n-1 downto 0);
begin
----- internal register (reset , cs & wr) ----process(wr,res) begin
if(res='0') then qa<=(others=>'0');
qb<=(others=>'0');
qc<=(others=>'0');
cr<=(others=>'1');
elsif(wr'event and wr='1') then
if(cs='0') then
case(adr) is
when "00"=> qa<=db; when "01"=> qb<=db;
when "10"=> qc<=db; when others=> cr<=db;
end case;
end if;
end if;
127
end process;
----- port tri-state assign ----pa<=qa when (cr(0)='0') else (others => 'Z');
pb<=qb when (cr(1)='0') else (others => 'Z');
pc<=qc when (cr(2)='0') else (others => 'Z');
解答例
ｐｉｏ．ｖｈｄ
2/2
----- data selecter ----process(adr,pa,pb,pc,cr) begin
case(adr) is
when "00"=> odb<=pa;
when "01"=> odb<=pb;
when "10"=> odb<=pc;
when others=> odb<=cr;
end case;
end process;
----- databus tri-state assign (cs & rd) ----db<=odb when(cs='0' and rd='0') else (others => 'Z');
end pio_body;
128

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