FJDL610Q346FULL-01 発行日：2010 年 1 月 7 日 ML610Q346/ML610346 音声機能付 8bit マイクロコントローラ ■ 概要 本 LSI は、8 ビット CPU nX-U8/100 を搭載し、OP アンプ、12 ビット AD コンバータ、タイマ、同期式シリアルポート、 UART、および音声出力機能等の多彩な周辺機能を集積した高性能 CMOS 8 ビットマイクロコントローラです。 CPU nX-U8/100 は、3 段パイプラインアーキテクチャによる並列処置をすることで 1 命令 1 クロックの効率的な命令実 行が可能です。また、ML610Q346 はマスク ROM 同等の低電圧、低消費電力動作（読み出し時）を実現したフラッシュ メモリを搭載しており、携帯機器などの電池駆動アプリケーションに最適です。 さらに、オンチップデバッグ機能を搭載しているため、基板実装状態でのソフトウェアのデバッグや書き換えが可能で す。 ■ 特長 CPU ― RISC 方式 8 ビット CPU （CPU 名称：nX-U8/100） ― 命令体系：16 ビット長命令 ― 命令セット：転送，算術演算，比較，論理演算，乗除算，ビット操作，ビット論理演算，ジャンプ，条件ジャンプ， コール・リターンスタック操作，算術シフトなど ― オンチップデバッグ機能を内蔵 ― 最小命令実行時間 31.25μs（＠32kHz システムクロック） 0.244μs（＠4.096MHz システムクロック） 内部メモリ ― ML610Q346 128K バイトのフラッシュ ROM（64K×16 ビット）を内蔵（使用不可のテスト領域 1K バイトを含む） ― ML610346 128K バイトのマスク ROM（64K×16 ビット）を内蔵（使用不可のテスト領域 1K バイトを含む） ― 1K バイトの RAM（1024×8 ビット）を内蔵 割込みコントローラ ― ノンマスカブル割込み 2 要因（内部要因：1、外部要因：１） ― マスカブル割込み 18 要因（内部要因：10、外部要因：8） タイムベースカウンタ ― 低速側タイムベースカウンタ×1ch ― 高速側タイムベースカウンタ×1ch ウォッチドッグタイマ ― オーバフロー1 回目はノンマスカブル割り込み、2 回目はシステムリセット ― フリーラン ― オーバフロー周期選択可能：4 種（125ms,500ms,2s,8s） タイマ ― 8 ビット×2ch（16bit 構成も可能） 1/26 FJDL610Q346FULL-01 ML610Q346/346 音声出力機能 ― 音声合成方式：HQ-ADPCM / 4bit ADPCM2 / 8bit non-linear PCM / 8bit PCM / 16bit PCM ― サンプリング周波数：6.4/8/10.7/12.8/16/21.3/25.6/32 kHz HQ-ADPCM は、「Ｋｙ’ｓ」の高音質音声圧縮技術です。 「Ｋｙ’ｓ」は、国立大学法人 九州工業大学の登録商標です。 スピーカーアンプ ― 1W（5V 時） 同期式シリアルポート ― マスタ/スレーブ選択可能 ― LSB/MSB ファースト選択可能 ― 8 ビット/16 ビット長選択可能 UART ― 半二重通信 ― TXD/RXD×1ch ― ビット長、パリティ有無、奇数/偶数パリティ、1/2 ストップビット ― 正/負論理選択可 ― ボーレートジェネレータ内蔵 逐次比較型 A/D コンバータ ― 12 ビット A/D コンバータ ― 入力 3ch ― 変換時間：26.86μs/1ch＠4.096MHz OP アンプ ― 3個 ― 反転アンプ、非反転アンプ、コンパレータとして構成可能 汎用ポート ― ノンマスカブル割り込み入力ポート×1ch ― 入力専用ポート×8ch ― 出力専用ポート×4ch（2 次機能含む） ― 入出力ポート×16ch（2 次機能含む） リセット ― RESET_N 端子リセット ― パワーオン検出リセット ― WDT オーバフローによる検出リセット クロック ― 低速側クロック 内蔵 RC 発振（32kHz）内蔵 ― 高速側クロック 水晶/セラミック発振（4.096MHz）、外部クロック入力 パワーマネジメント ― HALT モード：CPU の命令実行中断（周辺回路は動作状態） ― STOP モード：低速発振、および高速発振の停止（CPU および周辺回路は動作を停止） ― クロックギア：ソフトウェアにより高速システムクロックの周波数を変更可能（発振クロックの 1/1、1/2、1/4、1/8） ― ブロック制御機能：使用しない機能ブロック回路の動作をパワーダウン（レジスタリセット＆クロック停止） 2/26 FJDL610Q346FULL-01 ML610Q346/346 出荷形態 ― 64 ピン TQFP ― 高速クロック：水晶/セラミック発振版 フラッシュ ROM 版 ：ML610Q346-xxxTB（ブランク品：ML610Q346-NNNTB） マスク ROM 版 ：ML610346-xxxTB ― 高速クロック：外部クロック入力版 フラッシュ ROM 版 ：ML610Q346J-xxxTB（ブランク品：ML610Q346J-NNNTB） マスク ROM 版 ：ML610346J-xxxTB xxx：ROM コード番号 動作保証範囲 ― 動作温度：-40℃～85℃ ― 動作電圧：VDD=2.2V～5.5V、SPVDD =2.3V～5.5V、AVDD=2.2V～5.5V 3/26 FJDL610Q346FULL-01 ML610Q346/346 ■ ブロック図 ● ML610Q346 ブロック図 図 1 に ML610Q346 のブロック図を示します。 “*”は各ポートの 2 次機能又は 3 次機能です。 CPU (nX-U8/100) EPSW1～3 GREG 0～15 PSW Timing Controller On-Chip ICE ALU TEST OSC0 OSC1 Instruction Decoder RESET & TEST OSC RC32K INT 4 INT 1 AIN0 to AIN2 DSR/CSR EA PC Instruction Register Program Memory （Flash） 128Kbyte BUS Controller INT 1 RAM 1024byte INT 1 Interrupt Controller INT 9 TBC 8bit Timer ×2 VPP SSIO SCK0*1 SIN0*1 SOUT0*1 UART RXD0*1 TXD0*1 NMI P00 to P07 GPIO P20 to P23 P30 to P37 P40 to P47 INT WDT VOICECNT AVDD AVSS VREF INT 2 POWER SPVDD SPVSS SG SPP SPM AOUT SPIN LR Data-bus LSCLK* OUTCLK* VDDL ECSR1～3 SP VDD VSS RESET_N ELR1～3 INT 1 12bit-ADC MOP0_l1 MOP0_l2 MOP0_O OP-AMP0 MOP1_l1 MOP1_l2 MOP1_O OP-AMP1 MOP2_l1 MOP2_l2 MOP2_O OP-AMP2 図1 ML610Q346 ブロック図 4/26 FJDL610Q346FULL-01 ML610Q346/346 ● ML610346 ブロック図 図 1 に ML610346 のブロック図を示します。 “*”は各ポートの 2 次機能又は 3 次機能です。 CPU (nX-U8/100) EPSW1～3 GREG 0～15 PSW Timing Controller On-Chip ICE ALU TEST OSC0 OSC1 Instruction Decoder OSC RC32K INT 4 POWER AIN0 to AIN2 INT 2 INT 1 EA PC Program Memory （Mask） 128Kbyte BUS Controller INT 1 RAM 1024byte INT 1 Interrupt Controller INT 9 TBC 8bit Timer ×2 SSIO SCK0*1 SIN0*1 SOUT0*1 UART RXD0*1 TXD0*1 NMI P00 to P07 GPIO P20 to P23 P30 to P37 P40 to P47 INT WDT VOICECNT AVDD AVSS VREF DSR/CSR Instruction Register RESET & TEST SPVDD SPVSS SG SPP SPM AOUT SPIN LR Data-bus LSCLK* OUTCLK* VDDL ECSR1～3 SP VDD VSS RESET_N ELR1～3 INT 1 12bit-ADC MOP0_l1 MOP0_l2 MOP0_O OP-AMP0 MOP1_l1 MOP1_l2 MOP1_O OP-AMP1 MOP2_l1 MOP2_l2 MOP2_O OP-AMP2 図2 ML610346 ブロック図 5/26 FJDL610Q346FULL-01 ML610Q346/346 端子配置 32 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 NMI AVDD VREF AVSS AIN0 AIN1 AIN2 MOP2_O MOP2_I2 MOP2_I1 MOP1_O MOP1_I2 MOP1_I1 MOP0_O MOP0_I2 MOP0_I1 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 VPP P43 P42 P41 P40 P07 P06 P05 P04 VSS P03 P02 P01 P00 RESET_N TEST (NC) (NC) SPM SPP VDD OSC0 OSC1 VDDL P33 P32 P31 P30 P47 P46 P45 P44 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 SPVSS SPVDD P34 P35 P36 P37 SPIN AOUT SG VSS (NC) (NC) P20 P21 P22 P23 ● ML610Q346 TQFPパッケージ品の端子配置図 NC: No Connection 図3 ML610Q346 パッケージ品端子配置図 6/26 FJDL610Q346FULL-01 ML610Q346/346 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 32 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 NMI AVDD VREF AVSS AIN0 AIN1 AIN2 MOP2_O MOP2_I2 MOP2_I1 MOP1_O MOP1_I2 MOP1_I1 MOP0_O MOP0_I2 MOP0_I1 (NC) P43 P42 P41 P40 P07 P06 P05 P04 VSS P03 P02 P01 P00 RESET_N TEST (NC) (NC) SPM SPP VDD OSC0 OSC1 VDDL P33 P32 P31 P30 P47 P46 P45 P44 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 SPVSS SPVDD P34 P35 P36 P37 SPIN AOUT SG VSS (NC) (NC) P20 P21 P22 P23 ● ML610346 TQFPパッケージ品の端子配置図 NC: No Connection 図4 ML610346 パッケージ品端子配置図 7/26 FJDL610Q346FULL-01 ML610Q346/346 端子一覧 PAD No 1 次機能 2 次機能 3 次機能 端子名 I/O 機能 端子名 I/O 機能 端子名 I/O 機能 10,39 53 Vss VDD 56 VDDL 48 SPVSS 47 SPVDD 29 AVSS 31 AVDD 1* VPP* 16 15 54 55 41 TEST RESET_N OSC0 OSC1 AOUT I/O I I O O P11 I 入力ポート 42 SPIN I 40 SG O 52 SPP O 51 SPM O 30 VREF 28 27 26 AIN0 AIN1 AIN2 I I I 32 NMI I 14 P00/EXI0 I 13 P01/EXI1 I 12 P02/EXI2/ RXD0 I 11 P03/EXI3 I 9 P04/EXI4/ T0P0CK I 8 P05/EXI5/ T1P1CK I 7 P06/EXI6 I 6 P07/EXI7 I 36 35 34 33 60 59 P20/LED0 P21/LED1 P22/LED2 P23/LED3 P30 P31 O O O O I/O I/O マイナス側電源端子 プラス側電源端子 内部ロジック用電源端 子（内部発生） 内蔵スピーカーアンプ 用マイナス側電源端子 内蔵スピーカーアンプ 用プラス側電源端子 逐 次 比 較 型 ADC/OP アンプ用マイナス側電 源端子 逐 次 比 較 型 ADC/OP アンプ用プラス側電源 端子 フラッシュ ROM 用電 源端子 テスト用入出力端子 リセット入力端子 高速クロック発振端子 高速クロック発振端子 LINE 出力 内蔵スピーカーアンプ へのアナログ入力 内蔵スピーカーアンプ の基準電源端子 内蔵スピーカーアンプ のプラス側出力端子 内蔵スピーカーアンプ のマイナス側出力端子 逐次比較型 ADC 用リ ファレンス電源端子 逐次比較型 ADC 入力 逐次比較型 ADC 入力 逐次比較型 ADC 入力 入力ポート、 ノンマスカブル割込み 入力ポート、 外部割込み 入力ポート、 外部割込み 入力ポート、 外部割込み、 UART0 データ入力 入力ポート、 外部割込み 入力ポート、 外部割込み、 タイマ 0 外部クロッ ク入力 入力ポート、 外部割込み、 タイマ 1 外部クロッ ク入力 入力ポート、 外部割込み、 入力ポート、 外部割込み 出力ポート、LED 駆動 出力ポート、LED 駆動 出力ポート、LED 駆動 出力ポート、LED 駆動 入出力ポート 入出力ポート LSCLK OUTCLK O O 低速クロック出力 高速クロック出力 8/26 FJDL610Q346FULL-01 ML610Q346/346 PAD No 1 次機能 2 次機能 端子名 I/O 機能 58 57 46 45 44 43 5 P32 P33 P34 P35 P36 P37 P40 I/O I/O I/O I/O I/O I/O I/O 4 P41 3 2 P42 P43 P44/ T0P0CK P45/ T1P1CK P46 P47 MOP0_I1 MOP0_I2 MOP0_O MOP1_I1 MOP1_I2 MOP1_O MOP2_I1 MOP2_I2 MOP2_O 64 63 62 61 17 18 19 20 21 22 23 24 25 端子名 I/O 入出力ポート 入出力ポート 入出力ポート 入出力ポート 入出力ポート 入出力ポート 入出力ポート LSCLK OUTCLK O O I/O 入出力ポート I/O I/O 入出力ポート 入出力ポート 入出力ポート、タイマ 0 外部クロック入力 入出力ポート、タイマ 1 外部クロック入力 入出力ポート 入出力ポート OP アンプ 0＋入力 OP アンプ 0－入力 OP アンプ 0 出力 OP アンプ 1＋入力 OP アンプ 1－入力 OP アンプ 1 出力 OP アンプ 2＋入力 OP アンプ 2－入力 OP アンプ 2 出力 RXD0 TXD0 I O I/O I/O I/O I/O I I O I I O I I O 3 次機能 端子名 I/O 機能 SIN0 I SCK0 I/O SOUT0 O SSIO0 データ入力 SSIO0 同期クロック入 出力 SSIO0 データ出力 SIN0 I SCK0 I/O SOUT0 O 機能 低速クロック出力 高速クロック出力 UART0 データ入力 UART0 データ出力 SSIO0 データ入力 SSIO0 同期クロック入 出力 SSIO0 データ出力 *ML610Q346 時 9/26 FJDL610Q346FULL-01 ML610Q346/346 ■ 端子説明 1 次/ 端子名 I/O 説 2 次/ 論理 明 3次 電源 VSS — マイナス側電源端子です。 — — VDD — プラス側電源端子です。 — — VDDL — 内部ロジック用プラス側電源（内部発生）端子です。VSS との間にコンデンサ CL （測定回路 1 参照）を接続します。 — — SPVSS — 内蔵スピーカーアンプ用マイナス側電源端子 — — SPVDD — 内蔵スピーカーアンプ用プラス側電源端子 — — AVSS — 逐次比較型 ADC/OP アンプ用マイナス側電源 — — AVDD — 逐次比較型 ADC/OP アンプ用プラス側電源 — — VPP* — フラッシュ ROM 用電源端子 — — I/O テスト用入出力端子です。プルダウン抵抗が内蔵されています。 — 正 — 負 — — — — テスト用 TEST システム RESET_N I OSC0 I リセット入力端子です。この端子を”L”レベルにするとシステムリセットモードに なり内部が初期化され、その後端子を”H”レベルにするとプログラム実行を開始し ます。プルアップ抵抗が内蔵されています。 高速クロック用水晶振動子接続端子です。 OSC1 O 4.096MHz水晶振動子（測定回路1 参照）を接続し、必要に応じVSS と の間にコンデンサ CDH, CGH を接続します。 LSCLK O 低速クロック出力です。P20/P36 端子の 2 次機能に割り付けられています。 2次 — OUTCLK O 高速クロック出力です。P21/P37 端子の 2 次機能に割り付けられています。 2次 — I 汎用入力ポートです。 1次 正 O 汎用出力ポート。 1次 二次機能を持つので、二次機能を使用する場合、ポートとして使用できません。 正 I/O 汎用入出力ポート。 1次 I/O 二次機能を持つので、二次機能を使用する場合、ポートとして使用できません。 正 汎用入力ポート P00～P07 汎用出力ポート P20～P23 汎用入出力ポート P30～P37 P40～P47 *ML610Q346 時適用 10/26 FJDL610Q346FULL-01 ML610Q346/346 1 次/ 端子名 I/O 説 明 論 2次 理 /3 次 UART TXD0 O UART0 データ出力端子です。P43 端子の 2 次機能に割り付けられています。 2次 正 RXD0 I UART0 データ入力端子です。P02 端子の 1 次機能および P42 の 2 次機能に割り 2次 付けられています。 正 同期シリアル（SSIO） SIN0 I 同期シリアルデータ入力端子です。P40 端子および P44 端子の 3 次機能に割り 3 次 付けられています。 正 SCK0 I/O 同期シリアルクロック入出力端子です。P41 端子および P45 端子の 3 次機能に 3 次 割り付けられています。 — SOUT0 O 同期シリアルデータ出力端子です。P42 端子および P46 端子の 3 次機能に割り 3 次 付けられています。 正 NMI I 外部ノンマスカブル割込み入力端子です。両エッジにて割込みが発生します。 EXI0～7 I 外部マスカブル割込み入力端子です。ソフトウェアにてビット毎に割込み許可と 1 次 正/ 負 割込みエッジ選択ができます。P00～P07 端子の 1 次機能に割り付けられていま す。 T0P0CK I タイマ 0 の外部クロック入力端子です。P04 端子、P44 端子の 1 次機能に割 り付けられています。 1次 T1P1CK I タイマ 1 の外部クロック入力端子です。P05 端子、P45 端子の 1 次機能に割 り付けられています。 1次 O LED 駆動端子です。P20～P22 端子の 1 次機能に割り付けられています。 1 次 正/ 負 O LINE 出力端子です。内蔵スピーカアンプを使用する場合は SPIN 端子と接続し てください。 — — SPIN I 内部スピーカーアンプのアナログ入力端子です。 — — SG O 内部スピーカーアンプの基準電圧出力端子です。 — — SPP O 内蔵スピーカーアンプのプラス側出力端子です。 — — SPM O 内蔵スピーカーアンプのマイナス側出力端子です。 — — 逐次比較型 A/D コンバータ用リファレンス電源端子です。 — — 外部割込 1 次 正/ 負 タイマ — — LED 駆動 LED0～3 音声出力機能 AOUT 逐次比較型 A/D コンバータ VREF — AIN0～AIN2 I 逐次比較型 A/D コンバータ Ch0～Ch2 アナログ入力です。 — — OP アンプ MOP0_I1 MOP0_I2 MOP0_O MOP1_I1 MOP1_I2 MOP1_O MOP2_I1 MOP2_I2 MOP2_O I I O I I O I I O OP アンプ 0 用プラス側入力端子です。 OP アンプ 0 用マイナス側入力端子です。 OP アンプ 0 用出力端子です。 OP アンプ 1 用プラス側入力端子です。 OP アンプ 1 用マイナス側入力端子です。 OP アンプ 1 用出力端子です。 OP アンプ 2 用プラス側入力端子です。 OP アンプ 2 用マイナス側入力端子です。 OP アンプ 2 用出力端子です。 — — — — — — — — — — — — — — — — — — 11/26 FJDL610Q346FULL-01 ML610Q346/346 ■ 未使用端子処理 ●未使用端子の処理方法 端子 VPP RESET_N TEST AVDD AVSS VREF AIN0～AIN2 SPVDD SPVSS AOUT SPIN SG SPP SPM P00～P07 P20～P23 P30～P37 P40～P47 MOP0_I1 MOP0_I2 MOP0_O MOP1_I1 MOP1_I2 MOP1_O MOP2_I1 MOP2_I2 MOP2_O 推奨端子処理 オープン オープン オープン VSS VSS VSS オープン VSS VSS オープン オープン オープン オープン オープン VDD または VSS オープン オープン オープン オープン オープン オープン オープン オープン オープン オープン オープン オープン 【注意】 未使用の入力ポートおよび入出力ポートは、ハイインピーダンス入力設定状態で端子をオープンのままに しておくと消費電流が過大に流れる恐れがありますので、プルダウン抵抗付き入力モード／プルアップ抵 抗付き入力モード、もしくは出力モードに設定することを推奨します。 12/26 FJDL610Q346FULL-01 ML610Q346/346 ■ 電気的特性 ●絶対最大定格 （VSS=AVSS= SPVSS=0V） 項 目 記 号 条 件 定 格 値 単位 電源電圧 1 VDD Ta=25℃ -0.3～+7.0 V 電源電圧 2 AVDD Ta=25℃ -0.3～+7.0 V 電源電圧 3 SPVDD Ta=25℃ -0.3～+7.0 V 電源電圧 4 VDDL Ta=25℃ -0.3～+3.6 V 電源電圧 5 VPP Ta=25℃ -0.3～+9.5 V 入力電圧 VIN Ta=25℃ -0.3～VDD+0.3 V 出力電圧 VOUT Ta=25℃ -0.3～VDD+0.3 V 出力電流 1 IOUT1 ポート 3, 4 系、Ta=25℃ -12～+11 mA 出力電流 2 IOUT2 ポート 2 系、Ta=25℃ -12～+20 mA 許容損失 PD Ta=25℃ 861 mW 保存温度 TSTG ― -55～+150 ℃ ●推奨動作条件 （VSS=AVSS= SPVSS=0V） 項 目 記 号 条 件 範 囲 -40～+85 単位 動作温度 TOP VDD ― 2.2～5.5 動作電圧 SPVDD ― 2.3～5.5 AVDD ― 2.2～5.5 fOP ― 27k～4.2M Hz fXTH ― 4.0M、4.096M Hz CDH CGH CL CSG ― ― ― ― 15～32 15～32 10±30% 0.1±30% 動作周波数（CPU） 高速水晶/セラミック 発振周波数 高速水晶発振 外付け容量 VDDL 端子外付け容量 SG 端子外付け容量 ― ℃ V pF μF μF 13/26 FJDL610Q346FULL-01 ML610Q346/346 ●フラッシュメモリ動作条件 （VSS=AVSS= SPVSS=0V） 項 目 記 号 動作温度 TOP VDD VDDL VPP CEP YDR 動作電圧 書き換え回数 データ保持年数 条 件 範 囲 単 位 0～+40 2.7～5.5 2.5～2.75 7.7～8.3 80 10 書き込み／消去時 1 書き込み／消去時* 1 書き込み／消去時* 1 書き込み／消去時* ― ― ℃ V 回 年 1 * ：フラッシュ ROM 書き込み／消去時は VDDL 端子に上記規定範囲の電圧を供給する必要があります。 VPP 端子にはプルダウン抵抗を内蔵しています。 ●直流特性(1/5) （特に指定のない場合は、VDD=SPVDD=AVDD=2.2～5.5V, VSS=AVSS=SPVSS=0V, Ta=-40～+85℃） 項 目 記 号 条 件 規 格 値 Typ. 2 Max. 20 高速発振開始時間 TXTH ― Min. ― 低速 CR 発振周波数 fLCR ― 27.2k 32k 36.8k リセットパルス幅 PRST ― 100 ― ― PNRST ― ― ― 0.4 TPOR ― ― ― 10 リセットノイズ除去 パルス幅 パワーオンリセット発生 電源立ち上がり時間 単位 測定 回路 ms Hz us 1 ms ●リセット VIL1 RESET_N VIL1 PRST RESET_N 端子リセット 0.9×VDD VDD 0.1×VDD TPOR パワーオンリセット 14/26 FJDL610Q346FULL-01 ML610Q346/346 ●直流特性(2/5) （特に指定のない場合は、VDD= SPVDD=2.3～5.5V, AVDD=2.2～5.5V,VSS=AVSS= SPVSS=0V, Ta=-40～+85℃） 項 目 LINE アンプ出力負荷抵抗 記 号 RLA 条 件 1/2VDD 出力時 Min. 10 DVDD X1/6 0.95x DVDD/ 2 規 格 値 Typ. Max. DVDD X5/6 1.05x DVDD/ 2 単位 kΩ V LINE アンプ出力電圧範囲 VAD 出力負荷時 SG 出力電圧 VSG ― SG 出力抵抗 RSG ― 57 96 135 kΩ ― SPVDD=3.3V，f=1kHz , RSPO=8Ω，THD 10% SPIN 入力時 SPVDD=5.0V，f=1kHz , RSPO=8Ω，THD 10% SPIN 入力時 SPVDD=3.0V， SPIN-SPM 利得=+6dB , 8Ω 負荷時 8 ― ― Ω — 0.5 — W — 1 — W -50 — 50 mV SPM、SPP 出力負荷抵抗 RLSP PSPO1 スピーカアンプ出力電力 PSPO2 無信号時 SPM-SPP 間 出力オフセット電圧 VOF DVDD/ 2 測定 回路 V 1 （特に指定のない場合は、VDD=SPVDD=2.3～5.5V, AVDD=2.2～5.5V, VSS=AVSS=SPVSS=0V, Ta=-40～+85℃） 規 格 値 項 目 記 号 条 件 単位 Max. Min. Typ. AVDD=3.0V、1 個使用時 ― 50 80 uA OP アンプ消費電流 IDDOP AVDD=5.0V、1 個使用時 ― 60 90 AVDD VSS－ OP アンプ入力電圧範囲 VIP ― ― V －1.2 0.1 OP アンプ AVDD VOH If=-150uA ― AVDD V －0.1 Hi レベル出力電圧 OP アンプ Lo レベル出力電圧 OP アンプ入力オフセット OP アンプ出力電流 VOL If=150uA VSS ― VIO ― CL=50pF 非反転動作（Gain=1）時 AVDD=3.0V、VOUT= 0.5～ 1.8V -10 ― I OUT VSS＋ 0.1 10 mV 1 mA V 15/26 FJDL610Q346FULL-01 ML610Q346/346 ●直流特性(ML610Q346) （特に指定のない場合は、VDD= SPVDD=2.2～5.5V, AVDD=2.2～5.5V, VSS=AVSS= SPVSS=0V, Ta=-40～+85℃）(3/5) 項 目 消費電流 1 記 号 IDD1 消費電流 2 IDD2 消費電流 3 IDD3 消費電流 4 IDD4 消費電流 5 消費電流 6 IDD5 IDD6 条 規 格 値 件 CPU が STOP 状態 低速/高速発振停止 Min. Typ. Max. Ta≦+40℃ ― 0.5 2.0 Ta≦+85℃ ― 0.5 8 ― 1.5 3.0 ― 1.5 10 ― 10 35 ― 1.7 4 ― 2.2 4 ― 3 12 ― 8 12 ― 1.9 5.5 ― 3.2 5.5 CPU が HALT 状態 Ta≦+40℃ *3 （LTBC,WDT 動作 ） Ta≦+85℃ 高速発振停止 *1 CPU が 32kHz 動作状態 高速発振停止 VDD=AVDD= CPU が 4.096MHz 動作状態 SPVDD=3.0V *2 水晶/ｾﾗﾐｯｸ発振状態 VDD=AVDD= SPVDD=5.0V VDD=AVDD= CPU が 4.096MHz 動作状態 SPVDD=3.0V *2 水晶/ｾﾗﾐｯｸ発振状態 VDD=AVDD= 音声再生中(出力無負荷) SPVDD=5.0V VDD=AVDD= CPU が 4.096MHz 動作状態 SPVDD=3.0V *2 水晶/ｾﾗﾐｯｸ発振状態 VDD=AVDD= A/D 動作状態 SPVDD=5.0V 単位 測定 回路 μA 1 mA 1 * ：CPU 動作率 100%時（HALT 状態なし） *2：4.096MHz 水晶振動子 CHC49SFWB（京セラ株式会社）を使用 *3 ：BLKCON0~BLKCON4 の有効ビット全て“1”. 直流特性(ML610346) （特に指定のない場合は、VDD= SPVDD=2.2～5.5V, AVDD=2.2～5.5V, VSS=AVSS= SPVSS=0V, Ta=-40～+85℃）(3/5) 項 目 消費電流 1 記 号 IDD1 消費電流 2 IDD2 消費電流 3 IDD3 消費電流 4 IDD4 消費電流 5 消費電流 6 IDD5 IDD6 条 CPU が STOP 状態 低速/高速発振停止 規 格 値 件 Ta≦+40℃ Ta≦+85℃ CPU が HALT 状態 Ta≦+40℃ *3 （LTBC,WDT 動作 ） Ta≦+85℃ 高速発振停止 *1 CPU が 32kHz 動作状態 高速発振停止 VDD=AVDD= CPU が 4.096MHz 動作状態 SPVDD=3.0V *2 水晶/ｾﾗﾐｯｸ発振状態 VDD=AVDD= SPVDD=5.0V VDD=AVDD= CPU が 4.096MHz 動作状態 SPVDD=3.0V *2 水晶/ｾﾗﾐｯｸ発振状態 VDD=AVDD= 音声再生中(出力無負荷) SPVDD=5.0V VDD=AVDD= CPU が 4.096MHz 動作状態 SPVDD=3.0V *2 水晶/ｾﾗﾐｯｸ発振状態 VDD=AVDD= A/D 動作状態 SPVDD=5.0V Min. Typ. Max. ― 0.5 2.0 ― 0.5 8 ― 1.2 3.0 ― 1.2 10 ― 5 35 ― 1 4 ― 2 4 ― 2.8 12 ― 8 12 ― 1.1 5.5 ― 2.3 5.5 単位 測定 回路 μA 1 mA *1：CPU 動作率 100%時（HALT 状態なし） *2：4.096MHz 水晶振動子 CHC49SFWB（京セラ株式会社）を使用 *3 ：BLKCON0~BLKCON4 の有効ビット全て“1”. 16/26 FJDL610Q346FULL-01 ML610Q346/346 ●直流特性(4/5) （特に指定のない場合は、VDD= SPVDD= APVDD=2.2～5.5V, VSS=AVSS= SPVSS=0V, Ta=-40～+85℃） 項 目 出力電圧 1 (P20～P23) (P30～P37) (P40～P47) 出力電圧 2 (P20～P23) 記 号 条 件 規 格 値 Min. Typ. Max. ― ― VOH1 IOH1=-0.5mA VDD -0.5 VOL1 IOL1=+0.5mA ― ― 0.5 ― ― 0.5 ― ― 0.5 VOL2 （LED駆動モード 選択時） IOL2=+5mA VDD≧2.2V IOL2=+8mA VDD≧2.3V 出力リーク (P20～P23) (P30～P37) (P40～P47) IOOH VOH=VDD（ハイインピーダンス時） ― ― 1 IOOL VOL=VSS（ハイインピーダンス時） -1 ― ― 入力電圧 1 (RESET_N) IIH1 VIH1=VDD 0 ― 1 IIL1 VIL1=VSS -1500 -300 -20 入力電圧2 (NMI) (P00～P07) (P11) (P30～P37) (P40～P47) IIH2 VIH2=VDD（プルダウン時） 2 30 250 IIL2 VIL2=VSS（プルアップ時） -250 -30 -2 IIH2Z VIH2=VDD（ハイインピーダンス時） ― ― 1 IIL2Z VIL2=VSS （ハイインピーダンス時） -1 ― ― IIH3 VIH3=VDD 20 300 1500 IIL3 VIL3=VSS -1 ― ― 入力電圧 3 (TEST) 単位 測定 回路 V 2 μA 3 μA 4 *1：ML610Q346 のみ 17/26 FJDL610Q346FULL-01 ML610Q346/346 ●直流特性(5/5) （特に指定のない場合は、VDD=SPVDD= AVDD=2.2～5.5V, VSS=AVSS= SPVSS=0V, Ta=-40～+85℃） 項 目 入力電圧 1 (RESET_N) (TEST) (NMI) (P00～P07) (P11) (P30～P37) (P40～P47) ヒステリシス幅 (RESET_N) (TEST) (NMI) (P00～P07) (P11) (P30～P37) (P40～P47) 入力端子容量 (NMI) (P00～P07) (P11) (P30～P37) (P40～P47) 記 号 条 規 格 値 件 Min. Typ. Max. VIH1 ― 0.7 ×VDD ― VDD VIL1 ― 0 ― 0.3 ×VDD VT ― 0.05 ×VDD ― 0.4 ×VDD CIN f=10kHz Vrms=50mV Ta=25℃ ― ― 10 単位 測定 回路 V 5 pF ― ●ヒステリシス幅 入力信号 ΔVT VDD VSS 内部信号 VDDL VSS 18/26 FJDL610Q346FULL-01 ML610Q346/346 ●測定回路 測定回路 1 CGH OSC0 CDH P11/OSC1 4.096MHz 水晶振動子 VDD AVDD VREF SPVDD VDDL SG VSS AVSS SPVSS A CV CL CSG CV ：1μF CL ：10μF CSG ：0.1μF CGH ：24pF CDH ：24pF 4.096MHz 水晶振動子： HC49SFWB （京セラ株式会社製） 測定回路 2 (注2) VIH 出力端子 VIL 入力端子 (注1) VDD VDDL AVDD VREF SPVDD VSS V AVSS SPVSS (注1) 指定の状態にする入力ロジック (注2) 指定の出力端子について繰り返す 19/26 FJDL610Q346FULL-01 ML610Q346/346 測定回路 3 (注2) VIH 出力端子 入力端子 VIL VDD VDDL A AVDDVREF SPVDD VSS AVSS SPVSS (注1) 指定の状態にする入力ロジック (注2) 指定の出力端子について繰り返す 測定回路 4 (注3) 出力端子 入力端子 A VDD VDDL AVDDVREF SPVDDVSS AVSS SPVSS (注3) 指定の入力端子について繰り返す 測定回路 5 VIH VDD VDDL 波形観測 出力端子 VIL 入力端子 (注1) AVDD VREF SPVDDVSS AVSSSPVSS (注1) 指定の状態にする入力ロジック 20/26 FJDL610Q346FULL-01 ML610Q346/346 ●交流特性（外部割込み） （特に指定のない場合は、VDD= SPVDD= AVDD=2.2～5.5V, VSS=AVSS=SPVSS=0V, Ta=-40～+85℃） 項 目 外部割込み無効期間 記 号 TNUL 条 件 割込み許可 (MIE=1) CPU は NOP 動作 規 格 値 Min. Typ. Max. 2.5× sysclk ― 3.5× sysclk 単位 s P00～P07 （立ち上がりエッジ割込み） tNUL P00～P07 （立ち下がりエッジ割込み） tNUL NMI, P00～P07 （両エッジ割込み） tNUL 21/26 FJDL610Q346FULL-01 ML610Q346/346 ●交流特性（同期式シリアルポート） （特に指定のない場合は、VDD=SPVDD=AVDD=2.2～5.5V, VSS= SPVSS=AVSS= 0V, Ta=-40～+85℃） 項 目 記 号 SCK 入力サイクル （スレーブモード） SCK 出力サイクル （マスタモード） SCK 入力パルス幅 （スレーブモード） SCK 出力パルス幅 （マスタモード） SOUT 出力遅延時間 （スレーブモード） SOUT 出力遅延時間 （マスタモード） SIN 入力 セットアップ時間 SIN 入力 ホールド時間 条 tSCYC 単位 Min. Typ. Max. 高速発振停止時 10 ― ― s 高速発振時 500 ― ― ns ― ― SCK* ― s 高速発振停止時 4 ― ― s tSCYC tSW 規 格 値 件 1 200 高速発振時 ― 1 ― 1 ns 1 SCK* SCK* SCK* ×0.4 ×0.5 ×0.6 tSW ― s tSD ― ― ― 180 ns tSD ― ― ― 80 ns tSS ― 50 ― ― ns tSH ― 50 ― ― ns 1 * ：シリアルポート 0 モードレジスタ（SIO0MOD1）の S0CK3～0 により選択されたクロック周期 tSCYC tSW tSW SCK0* tSD tSD SOUT0* tSS tSH SIN0* *：ポートの 2 次機能を示す。 22/26 FJDL610Q346FULL-01 ML610Q346/346 ●逐次比較型A/Dコンバータの電気的特性 （特に指定のない場合は、VDD=SPVDD=AVDD=2.2～5.5V, VSS=SPVSS=AVSS=0V, Ta=-40～+85℃） 項 目 記 号 分解能 n 積分非直線性誤差 IDL 条 規 格 値 件 Min. Typ. Max. ― ― ― 12 2.7V≦VREF≦5.5V -4 ― +4 2.2V≦VREF≦2.7V -6 ― +6 2.7V≦VREF≦5.5V -3 ― +3 2.2V≦VREF≦2.7V -5 ― +5 -6 ― +6 微分非直線性誤差 DNL ゼロスケール誤差 VOFF ― フルスケール誤差 FSE ― -6 ― +6 リファレンス電圧 VREF ― 2.2 ― AVDD 変換時間 tCONV SACK=0 (HSCLK=375k～625MHz) ― 25 ― SACK=1 (HSCLK=1.5M～4.2MHz) ― 112 ― 単位 bit LSB V φ/CH φ：高速クロック (HSCLK) の周期 AVDD VREF 基準電圧 VDD VDDL 10μF 10μF A - 1μF RI≦5kΩ + アナログ入力 0.1μF AIN0 ～ AIN2 VSS AVSS 23/26 FJDL610Q346FULL-01 ML610Q346/346 ■ パッケージ外形図 （単位: mm） 表面実装型パッケージ実装上のご注意 表面実装型パッケージは、リフロー実装時の熱や保管時のパッケージの吸湿量等に大変影響を受けやすいパッケー ジです。 したがって、リフロー実装の実施を検討される際には、その製品名、パッケージ名、ピン数、パッケージコード及び希望 されている実装条件（リフロー方法、温度、回数）、保管条件などを当社販売窓口まで必ずお問い合わせください。 本 LSI の熱抵抗値（例）について以下に示します。基板の大きさや層数により熱抵抗値（θJa）が変わります。 表 B-1 JEDEC PCB （W/L/t＝76.2/114.5/1.6（mm）） PCB Layer 4層 空冷条件 無風時（0m/sec） 熱抵抗値（θJa） 50[℃/W] 0.818[W] チップの消費電力 PMax OutputPower 1W (5V)時 0.283[W] チップの消費電力 PMax OutputPower 0.5W (3.3V)時 本 LSI の TjMax は 125℃です。TjMax は以下の式で表されます。 TjMax=TaMax + θJa×PMax 24/26 FJDL610Q346FULL-01 ML610Q346/346 ■ 改版履歴 ドキュメント No. FJDL610Q346FU LL-01 ページ 発行日 2010.1.7 変更内容 改版前 改版後 ― ― 初版発行 25/26 FJDL610Q346FULL-01 ML610Q346/346 本資料ご利用に際してのお願いと注意事項 本資料の一部または全部をラピスセミコンダクタの許可なく、転載・複写することを堅くお断りします。 本資料の記載内容は改良などのため予告なく変更することがあります。 本資料に記載されている内容は製品のご紹介資料です。ご使用にあたりましては、別途仕様書を必ずご請求のうえ、ご確認く ださい。 本資料に記載されております応用回路例やその定数などの情報につきましては、本製品の標準的な動作や使い方を説明す るものです。したがいまして、量産設計をされる場合には、外部諸条件を考慮していただきますようお願いいたします。 本資料に記載されております情報は、正確を期すため慎重に作成したものですが、万が一、当該情報の誤り・誤植に起因す る損害がお客様に生じた場合においても、ラピスセミコンダクタはその責任を負うものではありません。 本資料に記載されております技術情報は、製品の代表的動作および応用回路例などを示したものであり、ラピスセミコンダク タまたは他社の知的財産権その他のあらゆる権利について明示的にも黙示的にも、その実施または利用を許諾するものでは ありません。上記技術情報の使用に起因して紛争が発生した場合、ラピスセミコンダクタはその責任を負うものではありませ ん。 本資料に掲載されております製品は、一般的な電子機器（AV 機器、OA 機器、通信機器、家電製品、アミューズメント機器な ど）への使用を意図しています。 本資料に掲載されております製品は、「耐放射線設計」はなされておりません。 ラピスセミコンダクタは常に品質・信頼性の向上に取り組んでおりますが、種々の要因で故障することもあり得ます。 ラピスセミコンダクタ製品が故障した際、その影響により人身事故、火災損害等が起こらないようご使用機器でのディレーティ ング、冗長設計、延焼防止、フェイルセーフ等の安全確保をお願いします。定格を超えたご使用や使用上の注意書が守られ ていない場合、いかなる責任もラピスセミコンダクタは負うものではありません。 極めて高度な信頼性が要求され、その製品の故障や誤動作が直接人命を脅かしあるいは人体に危害を及ぼすおそれのある 機器・装置・システム（医療機器、輸送機器、航空宇宙機、原子力制御、燃料制御、各種安全装置など）へのご使用を意図し て設計・製造されたものではありません。上記特定用途に使用された場合、いかなる責任もラピスセミコンダクタは負うものでは ありません。上記特定用途への使用を検討される際は、事前にローム営業窓口までご相談願います。 本資料に記載されております製品および技術のうち「外国為替及び外国貿易法」に該当する製品または技術を輸出する場合、 または国外に提供する場合には、同法に基づく許可が必要です。 Copyright 2009 - 2011 LAPIS Semiconductor Co., Ltd. 〒193-8550 東京都八王子市東浅川町 550-1 http://www.lapis-semi.com/jp/ 26/26
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