設計特集 クロックの難しい問題（マルチクロック同期および データ・コンバータ・クロック生成）を解決する、 クロック分配回路を内蔵した 1.4GHz 低ジッタ PLL Chris Pearson クロック・システム設計者が直面するより困難な 2 つの課題は、複数のシステム・クロックを同期させるこ とと、低ジッタのデータ・コンバータ・クロックを生成することです。LTC6950 は、リニアテクノロジーの 使いやすい EZSync™ 技術を特長とし、付加ジッタが 100fs RMS 未満の 5 つのクロック出力を供給する ことにより、これらの課題を克服します。 他のマルチクロック同期ソリューションでは、 制御する利点について説明します。最後に、リ PLL 部は外部リファレンスおよび外部 VCO と きわめて高精度の時間枠内（場合によっては ニアテクノロジーの ClockWizard™ ツールを 連携して動作し、次式に従って目的の VCO 周 波数（fVCO）を生成します。 数 ns 以内）で、2 つ以上の高速入力信号のエッ 使用して標準的な LTC6950 アプリケーション ジを揃えることが必要です。こうしたデバイス を設計することがいかに簡単かを、LTC6950 は、この同期方法に信頼性がないことを踏まえ の完全な設計例によって正確に示します。 fVCO = fREF • N/R LTC6950 の概要 リファレンス入力の分周値、N は VCO 帰還分 があります。EZSync の優秀な点は、高速入力 LTC6950 が 3 つの主回路ブロック（フェーズ 周値であり、fVCO はクロック分配部に供給さ 信号を高精度で揃える必要がない一方で、1 ロック・ループ（PLL）部、クロック分配部、お れます。 つまたは複数の EZSync クロック・デバイス上 よびデジタル制御部）にどのように分割されて のすべての出力の均一なエッジ整列を保証し いるかを図 1 のブロック図に示します。 て、同期の良否や再試行の必要性を示すため の SYNCRESULT ピンを組み込んでいること (1) ここで、fREF はリファレンス入力周波数、R は クロック分配部は fVCO で信号を受信し、異な る 5 つのチャネルにこの信号を分配します。5 ていることです。EZSync を使用すれば、複数 のデバイス、複数のボード、さらには複数のシ ステム・レベル・クロック・エッジの同期が、ボ タンを押すのと同じくらい簡単です。 図 1．LTC6950 のブロック図 LTC6950 は、5 つの低ジッタ、高スルーレー トの差動クロックを生成します。これらのクロッ REF– ク特性により、設計者は複数の高速データ・コ ンバータのクロックを直接生成することが可能 V+ REF+ R DIVIDER N DIVIDER PHASE-LOCKED LOOP (PLL) VCP+ PHASE FREQUENCY DETECTOR です。通常であれば、基板に実装するクロック・ VCO– 費用がかかるところです。LTC6950 は、従来 のデータ・コンバータのクロック・アーキテク チャと比較して、システム設計全般を簡素化し SYNC ており、低コストになっています。 作の仕組みについて要約しています。第 2 部で は、LTC6950 の EZSync 機能について説明し CP VCO+ フィルタリング部品やクロック整形部品の追加 この記事の第 1 部では、LTC6950 の特長と動 CHARGE PUMP LTC6950 SYNC CONTROL STAT2 DIGITAL CONTROL STAT1 SDO SDI ます。第 3 部では、LTC6950 を使用して A/D SCLK コンバータと D/A コンバータのクロックを直接 CS SERIAL PORT DELAY 0 TO 63 DIVIDE 1 TO 63 DELAY 0 TO 63 DIVIDE 1 TO 63 DELAY 0 TO 63 DIVIDE 1 TO 63 DELAY 0 TO 63 DIVIDE 1 TO 63 DELAY 0 TO 63 DIVIDE 1 TO 63 PECL0+ PECL0– PECL1+ PECL1– PECL2+ PECL2– CLOCK DISTRIBUTION PECL3+ PECL3– LV/CM+ LV/CM– GND 2015年1月： LT Journal of Analog Innovation | 17 LTC6950 はリニアテクノロジーの EZSync 技術を実現する最初のデバイスで、複数の デバイス、ボード、およびシステムにまたがって複数のクロックを揃える作業を単純化 します。LTC6950 の性能レベルならば、高性能データ・コンバータの直接クロック生 成、システム設計の簡略化、システム・コストの低減が可能となります。 つのチャネルのそれぞれは、最初の同期クロッ STANDALONE MODE (SYNCMD = 1) 図 2．EZSync STANDALONE モード ク・エッジを 0 ∼63 の VCO クロック・サイクル LV/CM+ LV/CM– だけ遅延させ、1 ∼63 の任意の整数で fVCO を分周する独立した機能を備えています。 PECL0+ PECL0– VCO+ LOOP FILTER VCO– 分周器からの出力信号はバッファに送られ、 CP ここで出力信号の種類が決まります。4 つの LTC6950 チャネルは、最大 1.4GHz の出力周波数に対 PECL1+ PECL1– ALIGNS ALL 5 CLOCK EDGES (WHEN ALL SYNC_ENx BITS = 1) PECL2+ PECL2– 応できるきわめて低ノイズの差動 LVPECL ク ロック信 号を生 成します。5 番目のチャネル ≥1ms は、構成可能な差動 LVDS 出力または 1 組の PECL3+ PECL3– SYNC CMOS 出力を生成します。LVDS 出力は最大 800MHz のクロック周波数を生成できますが、 CMOS 出力は 250MHz に制限されています。 3 番目と最後の部分は、デジタル制御部です。 図 1 で SYNC CONTROL と表記されている 四角は EZSync 制御回路で、機能を以下に詳 あり、特定のレジスタ・ビットの状態をモニタし しく説明します。デジタル制御部には標準的な ます。 4 線式シリアル・インタフェースと 2 つのピンが マルチクロック同期を保証する EZSync 前述したように、タイミングの制約条件が厳 図 3．フォロワ・ドライバおよびフォロワ同期出力を使用した EZSync FOLLOW モードおよび CONTROL モード CONTROL MODE (SYNCMD = 0) LTC6950 LOOP FILTER VCO– SET TO FOLLOWER-SYNCHRONOUS MODE (FLDRVx = 0) はクロック同期を保証し、タイミングの制約 条件を緩和しました。図 2、3、および 4 に示 すように、EZSync 機能は視覚的に記述する と良く分 かります。EZSync には 次 の 3 つ の PECL0+ PECL0– モードがあります。それは、STANDALONE PECL1+ PECL1– CP （図 2）、CONTROL（図 3 および 4）、および FOLLOW（図 3 および 4）です。 PECL2+ PECL2– ≥1ms SYNC PECL3+ PECL3– 図 2 に示すように、 STANDALONE モードで FOLLOW MODE (SYNCMD = 2, PDPLL = 1) LTC6950 SET PECL3 TO FOLLOWER-DRIVER MODE (FLDRV3 = 1) LV/CM+ LV/CM– VCO+ SYNC PULSE SKEW BETWEEN SYNC PINS MUST BE < 10µs + AND VCO– FOR VCO DEVICE IN FOLLOW MODE MUST BE DC COUPLED VCO– PECL0+ PECL0– PECL1+ PECL1– PECL2+ PECL2– SYNC 18 | 2015年1月： LT Journal of Analog Innovation 数の高速クロック制御デバイスを同期させる のは困難なことです。対照的に、 EZSync で LV/CM+ LV/CM– VCO+ しくアーキテクチャの信頼性が低いため、複 PECL3+ PECL3– ALIGNS ALL 9 CLOCK EDGES (WHEN ALL SYNC_ENx BITS = 1) は、LTC6950 の SYNC ピンに 1ms の H パ ルスを入力した後に、5 つの LTC6950 クロッ ク出力が同期します。SYNC ピンが H になっ た後、同期可能なすべてのクロック出力は、ロ ジック L の状態に移行するとその状態で保持 されます。SYNC ピンが L に戻った後、同期 可能なすべてのクロック出力は、クロックの生 成を同期状態で再開します。設計者は、出力 設計特集 リニアテクノロジーの ClockWizard ツールに組み込まれている Scope Plot シミュレーション・ツールを使用すると、ユーザーは STANDALONE モード、FOLLOW モード、または CONTROL モードでの出力遅延応答を素早く予測することができます。 図 4 で は、EZSync の CONTROLLER お よ サイクルの追加 VCO サイクルの間、出力はロ に設定することにより、出力ごとに同期をディ び FOLLOWER アーキテクチャは、 5 つ全部 ジック L の状態に保持されます。ユーザーは、 スエーブルするよう選択することもできます。こ の LTC6950 SYNC ピンに 1ms の H パルス 該当するSYNC_ENxレジスタ・ビットをロジッ の SYNC_ENx レジスタ・ビットをロジック L れらの出力が同期動作中に乱されることはあり が入力された後に、20 の FOLLOWER 出力 ク L に設定することにより、任意の出力の同 ません。 と 1 つのフォロワ同期出力を同期させます。 期をディスエーブルするよう選択することがで 図 3 および 4 に 示 すように、 LTC6950 のク STANDALONE アーキテクチャと比 較する ロック出 力を別の EZSync デバイスの VCO と、 CONTROLLER お よ び FOLLOWER 入 力 に 接 続 する 場 合、 CONTROL モ ード アーキテクチャには、すべての SYNC 信号間 と FOLLOW モ ード は 直 列 で 使 用 しま す。 での最大スキューが 10µs 未満であるという適 図 3 および 4 では、いくつかの新しい用語を 度な追加タイミング要件があります。SYNC ピ 導 入して います。そ れ は CONTROLLER、 ンがロジック H の値に設定されている時間中 FOLLOWER、フォロワ・ドライバ、およびフォ と、SYNC ピンがロジック L に戻った後の数 ロワ同期で、定義は以下のとおりです。 きます。これらの出力が同期動作中に乱される ことはありません。 EZSync をより簡単に LTC6950 の SYNC ピン に 1ms の H パ ル スを入力するのは簡単ですが、LTC6950 の SYNC ピンがロジック L 状態に戻った後、出 力がどう応答するか予測するため、EZSync の • CONTROLLER：CONTROL モードに設定 された EZSync デバイスです。CONTROL モードのデバイスは、それ以外のすべての CONTROL MODE (SYNCMD = 0) EZSync デバイスのタイミングを制御します。 LTC6950 • FOLLOWER：FOLLOW モードに設定され SET LV/CM OUTPUTS TO FOLLOWER-SYNCHRONOUS MODE (FLDRV4 = 0) LV/CM+ LV/CM– た EZSync デバイスです。FOLLOWER の クロック入力には、CONTROLLER のク ロック出力からの DC 結合接続があります。 LOOP FILTER • フォロワ・ドライバ：FOLLOWER のクロック VCO+ – VCO CP 入力に接続されている CONTROLLER の クロック出力です。CONTROLLER 出力と PECL1+ PECL1– PECL2+ PECL2– FOLLOWER 入力の間には DC 結合が必 PECL3+ 要です。 • フォロワ同期：FOLLOWER デバイスのクロッ PECL0+ PECL0– ≥1ms ク出力に同期している CONTROLLER の SYNC PECL3– SET PECLx TO FOLLOWER-DRIVER MODE (FLDRVx = 1) クロック出力です。 図 3 では、EZSync の CONTROLLER アーキ 方の LTC6950 の SYNC ピンに 1ms の H パ つのフォロワ同期出力と 5 つの FOLLOWER 出力を同期させます。 VCO+ VCO– LTC6950 SYNC VCO+ VCO– LTC6950 SYNC ALIGNS ALL 21 CLOCK EDGES (WHEN ALL SYNC_ENx BITS = 1) VCO+ VCO– テクチャと FOLLOWER アーキテクチャは、両 ルスが入力された後に、CONTROLLER の 4 FOLLOW MODE (SYNCMD = 2, PDPLL = 1) SYNC PULSE SKEW BETWEEN ANY TWO SYNC PINS MUST BE < 10µs LTC6950 SYNC VCO+ AND VCO– FOR DEVICES IN FOLLOW MODE MUST BE DC COUPLED VCO+ VCO– LTC6950 図 4．フォロワ・ドライバおよびフォロワ同期出力を使用した EZSync FOLLOW モードおよび CONTROL モード SYNC 2015年1月： LT Journal of Analog Innovation | 19 1.「Loop Design」を選択する 2.「Sync」を選択する 3.「STANDALONE」に設定する 4. 各出力を「Synchronized」に設定し、 「Output Delay」を0に設定する 5.「Scope Plot」を選択する 6.「Plot」をクリックする 図 5．ClockWizard の使用による STANDALONE モードでの LTC6950 の出力周波数および出力遅延のシミュレーション 仕様についてある程度深く知っていることが必 LTC6950 による高速コンバータの バータの入力クロックが差動クロックで、クロッ 要です。リニアテクノロジーの ClockWizard 直接クロック制御 ク・エッジが高速であることが推奨されます。 ツールに組み込まれている Scope Plot シミュ 高性能クロックが駆動するデバイスのなかで、 レーション・ツールを使用すると、ユーザーは クロック・ジッタ要件が最も厳しいことから、高 STANDALONE モード、FOLLOW モード、 速 A/D コンバータが事実上のベンチマークに または CONTROL モードでの出力遅延応答 なっています。高速 A/D コンバータのクロック を素早く予測することができます。図 5 および を制御するための要件および推奨事項につい 6 は、ClockWizard の Scope Plot シミュレー て考察する文献は膨大な量がありますが、す ション機能の実例を示しています。 べては次の文に要約することができます。A/D これらの高速 A/D コンバータのクロック制御 の要件は、従来から実現可能でしたが、必ず コストがかかりました。このセクションでは、高 速 A/D コンバータのクロックを直接制御する LTC6950 の能力、特に簡略性と性能に関す る値について説明します。 コンバータは、信号対ノイズ比（SNR）の目標 A/D コンバータの資料は、次の 2 つの式から を満たすために、位相ノイズ / ジッタが非常に 始まることがよくあります。 低いクロックを必要とします。また、A/D コン JITTER TOTAL = = 図 6．ClockWizard の Scope Plot ツールが示す LTC6950 CONTROL モードのシミュレーション結果 5クロック 2 (JITTERCLK _IN ) + (JITTER APERTURE ) 2 SNR ADC = 20 • LOG 1 2πfIN • JITTER TOTAL (2) (3) ここで、fIN は、A/D コンバータのアナログ入力 周波数です。 式 2 は、A/D コンバータ内部のクロック回路に も、アパーチャ・ジッタとして知られるジッタが あることを示すものです。A/D コンバータのほ とんどのデータシートでは、式 2 で使用する数 20 | 2015年1月： LT Journal of Analog Innovation 設計特集 108 10fs 20fs 50fs 100fs 200fs 500fs 1ps 2ps 5ps 10ps 20ps 50ps 96 90 84 78 72 66 60 54 –40 –60 「どんなに難しいことでも、 できてしまえばあっけないものだ。」 ̶Thomas Fuller –80 –100 –120 –140 48 10 100 1000 FREQUENCY OF FULL-SCALE INPUT SIGNAL (MHz) 図 7．式 3 のグラフ表示 fCLOCK = 250Msps fIN = 61.44MHz SNR = 76dBc AIN = −2.3dBFS SAMPLES =8192 –20 AMPLITUDE (dBFS) 102 SNR (dB) 0 TOTAL CLOCK JITTER (RMS) 0 25 50 75 FREQUENCY (MHz) 100 図 8．LTC6950 による A/D コンバータ・クロックの直接制御 の性能 の差動 PECL チャネルを内蔵しています。4 つ の A/D コンバータ・クロックを駆動するため、 従来のクロック・アーキテクチャは 4 回反復し ます。その結果、LTC6950 は設計を簡易にし、 基板スペースを節約して、基板設計全体のコス トを低減します。 値として、アパーチャ・ジッタの標準値を示し 周波数であり、クロック周波数ではないことは、 ています。式 2 では、その後、A/D コンバータ 明確にしておく必要があります。 の入力での A/D コンバータのアパーチャ・ジッ ClockWizard は、 ク ロ ック・ シ ス テ ム の LTC6950 は、100fs 未満の RMS ジッタを実 タとクロック・ジッタを二乗和の平方根をとる 方法で互いに加えて、クロック・ジッタの合計 を算出します。 LTC6950 の設計例とシミュレーション例 設 計 過 程 を 大 幅 に易しくするツー ルで す。 現します。図 8 は、LTC2107 16 ビット A/D コ ClockWizard は、LTC6950 の SPI レジスタ ンバータを fIN = 61.44MHz で使用した場合 に対する読み出しと書き込みが可能なことに の SNR プロットです（図 8 を参照）。従来から、 加えて、PLL ループ・フィルタ設計ツール、ク 式 3 は、クロック・ジッタ合計値を A/D コンバー このレベルの SNR 性能を A/D コンバータから ロック出力分周器 / 遅延構成ツール、位相ノ タの SNR 性能に結び付けています。この式は、 引き出すには、実装回路を追加してクロック信 イズ・シミュレーション・ツール、およびクロッ たいていの場合、図 7 のように視覚化するの 号を調整することが必要でした。例えば、図 9 ク出力タイミング・シミュレーション・ツール が最善です。式 3 で念頭に置くべき主な点は、 では、従来の 1 チャネル A/D コンバータ・クロッ を備えています。LTC6950 の標準的な設計 A/D コンバータの入力周波数と SNR レベルが ク・アーキテクチャを LTC6950 の A/D コン では、 4 つの差動 PECL 出力を使用して 4 つ 高くなるにつれて、クロック・ジッタ合計値の バータ直接クロック制御アーキテクチャと比較 のデータ・コンバータのクロックを制御し、残 要件がより厳格になるということです。式 3 が しています。個々の LTC6950 は、 4 つの A/D りの LVDS/CMOS 出 力 を 使 用 して FPGA 依存するのは A/D コンバータのアナログ入力 コンバータ・クロックを同時に駆動できる 4 つ のクロックを制御します。次の例は、標準的 なアプリケーション 回 路を設 計 する場 合 の ClockWizard 設計機能およびシミュレーショ ン機能を示しています。 PLL の設計 図 9．LTC6950 による A/D コンバータ・クロックの直接制御の利点 www.linear-tech.co.jp/ClockWizard で TRADITIONAL ADC CLOCK ARCHITECTURE Clock Source Does not meet ADC phase noise/jitter requirements Narrow Bandpass Filter Improves clock phase noise/jitter, outputs lower amplitude sine wave CLOCK SOURCE Transformer • Single ended to differential conversion • Step-up transformer for additional amplitude, increases sine wave slew rate ClockWizard をダウンロードしてインストール します。ここで示す設計では、LTC6950 のデ Amplitude Limiting Diodes Increases in sine wave amplitude can damage ADC モ回路 DC1795A に実装された状態で届く基 + にしています。これらの実装部品の値は、図 11 CLK ADC Optional Pre-Gain LNA For additional amplitude, increases sine wave slew rate after filter CLK– 板上の VCO およびリファレンスの使用を前提 に示す ClockWizard の「VCO Params」タブ、 「VCO Noise」タブ、および「Ref Noise」タ ブにあらかじめプログラムされています。図 11 に示すように、ClockWizard を使用して、設 計の完成に必要な設計目標と部品を入力して LTC6950 ADC CLOCK ARCHITECTURE ください。 PECLx+ LTC6950 PECLx– CLK+ ADC CLK– 2015年1月： LT Journal of Analog Innovation | 21 1µF 0.1µF 100MHz REF OSC* 49.9Ω 0.1µF 図 10．LTC6950 の標準的応用例 R DIVIDER N DIVIDER 49.9Ω 49.9Ω 1µF 5V VCP+ V+ REF+ REF– 3.3V PHASE FREQUENCY DETECTOR CHARGE PUMP 1GHz VCSO CRYSTEK CVCSO-914-1000 LTC6950 CP 56nF 196Ω 150Ω 660nF VCO+ 0.1µF VCO– SYNC SYNC CONTROL STAT2 STAT1 TO/FROM PROCESSOR SDO SDI SERIAL PORT SCLK CS DELAY 0 TO 63 DIVIDE 1 TO 63 DELAY 0 TO 63 DIVIDE 1 TO 63 DELAY 0 TO 63 DIVIDE 1 TO 63 DELAY 0 TO 63 DIVIDE 1 TO 63 DELAY 0 TO 63 DIVIDE 1 TO 63 PECL0– PECL2+ PECL2– PECL3– LV/CM+ LV/CM– 2. リファレンス周波数を入力する 3. 目的のPFD 周波数を入力する 4. VCO 周波数を入力する 5. 5つのクロック出力ごとにクロック周波数を入力する 6.「Compute Params」をクリックする 7.「Design Filter」をクリックし、 「Filter 1」をクリックする 8. 表示された実用的な部品値を使って部品値を更新する 9.「Options」メニューの「Copy Loop to System」を選択する。 （これにより、 「System and Register」タブが正しいシリア ル・インタフェース値で更新される。デモ・ボードを接 続している場合は、そのシリアル・インタフェース・レジ スタも更新される。） 22 | 2015年1月： LT Journal of Analog Innovation 150Ω 0.01µF 0.01µF 49.9Ω 0.01µF TO ADC OR DAC PECL3+ *CRYSTEK CCHD-575-25-100.000 1. 「Loop Design」を選択する 49.9Ω PECL1+ GND 図 11．ClockWizard による LTC6950 ループ・フィルタ設計 49.9Ω PECL0+ PECL1– 37.4Ω TO FPGA 設計特集 PLL のシミュレーションおよび構築 PLL の評価 まとめ 図 11 に示すように、 ClockWizard で求めた こ の 時 点 で LTC6950 に 電 源 を 投 入 し、 LTC6950 はリニ アテクノロジ ー の EZSync フィルタ部品の値を標準値に最も近い部品の DC1795A を使用して評価することができま 技術を実現する最初のデバイスで、 複数の 値に置き換えます。図 12 では、ノイズ・プロッ す。DC1795A デモ回路のマニュアルを linear- デバイス、ボード、およびシステムにまたがっ トで選択されている 5 つのクロック出力のいず tech.co.jp/product/LTC6950#demoboards て複数のクロックを揃える作業を単純化しま れかについて、 LTC6950 の位相ノイズと新し でダウンロードして、クイック・スタート手順の す。LTC6950 の性能レベルならば、 高性能 いループ・フィルタを ClockWizard が予測し もとで電源投入の指示に従います。DC1795A データ・コンバータの直接クロック生成、シス ています。このプロットは、VCO とリファレン の PECL 出力のいずれかを信号源アナライザ テム設計の簡略化、システム全体のコスト低 スの位相ノイズがノイズ全体にどのように影響 （Agilent の E5052 など）に接続することによ 減が可能となります。設計過程をさらに簡略 するかを示しており、設計者が VCOとリファレ り、この例の出力を確認します。図 13 に測定 化するため、ループ・フィルタを設計し、位相 ンスの部品を選択する上で役立ちます。出力 結果を示しますが、図 12 での ClockWizard ノイズをシミュレートして、クロック出力のタイ 位相ノイズのシミュレーション結果がその設計 のシミュレーション結果と厳密に整合してい ミングおよびサイクル遅延をシミュレートする 目標を達成したら、シミュレートで得たループ・ ます。 ClockWizard が開発されました。n フィルタの値の部品を DC1795A に取り付け てください。 図 12．ClockWizard を使用した LTC6950 ループ・フィルタ性能のシミュレーション 1.「Noise Plot」を選択する 2. 目的の「Plot」オプションを選択する 3. プロットする出力を選択する 4.「Plot」をクリックする 5. 結果を表示する –100 RMS JITTER= 73fs (INTEGRATE 100Hz to 40MHz) fVCO = 1000MHz fPFD = 100MHz MO[5:0] = 8 LOOP BW = 4.2kHz PHASE NOISE (dBc/Hz) –110 –120 –130 –140 –150 –160 –170 100 1k 10k 100k 1M OFFSET FREQUENCY (Hz) 10M 40M 図 13．LTC6950 PECL0+ の 125MHz での測定結果 2015年1月： LT Journal of Analog Innovation | 23
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