MAX5258/MAX5259 - Maxim

19-1844; Rev 1; 4/01
KIT
ATION
EVALU
BLE
A
IL
A
V
A
概要 _______________________________
特長 _______________________________
MAX5258/MAX5259は、+3V/+5V単一電源で動作する
ディジタルシリアル入力、電圧出力、8ビットのオクタル
ディジタルアナログコンバータ(DAC)です。内部高精度
バッファはレイルトゥレイルスイングが可能で、
リファレンス入力範囲はグランドと正電源電圧の両方を
含みます。+5V(MAX5258)及び+3V(MAX5259)の
いずれのデバイスも、10μA (max)のシャットダウン
モードを備えています。
◆ 単一電源動作：+2.7V∼+5.5V
シリアルインタフェースはダブルバッファ付です。
16ビットの入力シフトレジスタの後に8個の8ビット
入力レジスタと8個の8ビットDACレジスタが続きます。
16ビットのシリアルワードは、2つの「任意」のビット、
3つのアドレスビット、3つの制御ビット及び8つの
データビットで構成されます。入力レジスタ及びDAC
レジスタは、単一のソフトウェアコマンドで個別又は
同時更新可能です。非同期制御入力LDACによって、
8つのDACレジスタの同時更新が可能です。
◆ リファレンス入力範囲：グランド∼VDD
TM
TM
インタフェースは、SPI 、QSPI (CPOL = CPHA =
0又はCPOL = CPHA = 1)及びMICROWIRE TMコン
パチブルです。バッファ付ディジタルデータ出力により、
シリアルデバイスのデイジーチェーン接続が可能です。
MAX5258/MAX5259は16ピンQSOPパッケージで
提供されています。
アプリケーション_____________________
◆ 低消費電流：1.3mA
◆ 低電力シャットダウンモード
0.54mA (MAX5259)
0.80mA (MAX5258)
◆ ±1LSB DNL(max)
◆ ±1LSB INL(max)
◆ 出力バッファアンプはレイルトゥレイルでスイング
可能
◆ 10MHzシリアルインタフェース：SPI、QSPI
(CPOL = CPHA = 0又はCPOL = CPHA = 1)及び
MICROWIREコンパチブル
◆ ダブルバッファ付レジスタで同期更新が可能
◆ シリアルデータ出力でデイジーチェーン接続が可能
◆ パッケージ：超小型16ピンQSOP
型番 _______________________________
PART
SUPPLY
TEMP. RANGE PIN-PACKAGE VOLTAGE
(V)
MAX5258EEE -40oC to +85oC
16 QSOP
+5.0
MAX5259EEE -40oC to +85oC
16 QSOP
+3.0
ディジタル利得及びオフセット調節
設定可能アッテネータ
ピン配置 ____________________________
設定可能電流ソース
ポータブル機器
SPI及びQSPIはMotorola, Inc.の商標です。
MICROWIREはNational Semiconductor Corp.の商標です。
________________________________________________________________ Maxim Integrated Products
1
本データシートに記載された内容はMaxim Integrated Productsの公式な英語版データシートを翻訳したものです。翻訳により生じる相違及び
誤りについては責任を負いかねます。正確な内容の把握には英語版データシートをご参照ください。
無料サンプル及び最新版データシートの入手には、マキシムのホームページをご利用ください。http://japan.maxim-ic.com
MAX5258/MAX5259
+3V/+5V、低電力、8ビットオクタルDAC
レイルトゥレイル出力バッファ付
MAX5258/MAX5259
+3V/+5V、低電力、8ビットオクタルDAC
レイルトゥレイル出力バッファ付
ABSOLUTE MAXIMUM RATINGS
VDD to GND ..............................................................-0.3V to +6V
DIN, DOUT, CS, SCLK, LDAC to GND.....................-0.3V to +6V
REF to GND ................................................-0.3V to (VDD + 0.3V)
OUT_ to GND ...........................................................-0.3V to VDD
Maximum Current into Any Pin............................................50mA
Continuous Power Dissipation (TA = +70°C)
16-Pin Plastic QSOP (derate 8.3mW/°C about +70°C)...667mW
Operating Temperature Range ..........................-40°C to +85°C
Storage Temperature Range .............................-65°C to +150°C
Lead Temperature (soldering, 10s) .................................+300°C
Stresses beyond those listed under “Absolute Maximum Ratings” may cause permanent damage to the device. These are stress ratings only, and functional
operation of the device at these or any other conditions beyond those indicated in the operational sections of the specifications is not implied. Exposure to
absolute maximum rating conditions for extended periods may affect device reliability.
ELECTRICAL CHARACTERISTICS (MAX5258)
VDD = +4.5V to +5.5V, VREF = +4.096V, GND = 0, RL = 10k1, CL = 100pF, TA = TMIN to TMAX, unless otherwise noted. Typical
values are at VDD = +5V and TA = +25°C.)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
±0.1
±1
LSB
STATIC ACCURACY
Resolution
8
Bits
Integral Nonlinearity (Note 1)
INL
Differential Nonlinearity (Note 1)
DNL
Guaranteed monotonic (all codes)
±0.05
±1
LSB
Zero-Code Error
ZCE
Code = 0A hex
±2.5
±20
mV
Zero-Code Error Supply
Rejection
Code = 0A hex
0.02
1
LSB
Zero-Code Temperature
Coefficient
Code = 0A hex
±10
Full-Scale Error
Code = FF hex
±1
±30
mV
Full-Scale Error Supply Rejection
Code = FF hex
0.25
1
LSB
Full-Scale Temperature
Coefficient
Code = FF hex
±10
μV/oC
μV/oC
REFERENCE INPUTS
Input Voltage Range
0
Input Resistance
161
Input Capacitance
230
VDD
V
300
kΩ
20
pF
DAC OUTPUTS
Output Voltage Swing
RL = 10kΩ to GND
0
VDD 0.3
V
Output Voltage Range
RL = 10kΩ to GND
0
VREF
V
DIGITAL INPUTS
Input High Voltage
VIH
Input Low Voltage
VIL
2
0.7 ✕
VDD
_______________________________________________________________________________________
V
0.3 ✕
VDD
V
+3V/+5V、低電力、8ビットオクタルDAC
レイルトゥレイル出力バッファ付
VDD = +4.5V to +5.5V, VREF = +4.096V, GND = 0, RL = 10k1, CL = 100pF, TA = TMIN to TMAX, unless otherwise noted. Typical
values are at VDD = +5V and TA = +25°C.)
PARAMETER
SYMBOL
CONDITIONS
Input Current
IIN
VIN = 0 to VDD
Input Capacitance
CIN
(Note 3)
Output High Voltage
VOH
ISOURCE = 0.2mA
Output Low Voltage
VOL
ISINK = 1.6mA
MIN
TYP
MAX
UNITS
±1.0
μA
10
pF
DIGITAL OUTPUTS
VDD 0.5
V
0.4
V
DYNAMIC PERFORMANCE
Voltage-Output Slew Rate
Code = FF hex
Output Settling Time
To 1/2 LSB, from code 0A to code FF hex
(Note 2)
0.55
V/μs
10
μs
Digital Feedthrough
Code = 00 hex
0.15
nV-s
Digital-to-Analog Glitch Impulse
Code = 80 to code = 7F hex
30
nV-s
VREF = 4Vp-p at 1kHz centered at 2.5V
code = FF hex
68
VREF = 4Vp-p at 10kHz centered at 2.5V
code = FF hex
55
VREF = 0.1Vp-p centered at VDD/2, -3dB
bandwidth
700
kHz
16
μV
Signal-to-Noise Plus Distortion
Ratio
SINAD
Multiplying Bandwidth
dB
Wideband Amplifier Noise
POWER REQUIREMENTS
Power-Supply Voltage
VDD
5.5
V
Supply Current
IDD
1.4
2.6
mA
ISHDN
0.45
10
μA
Shutdown Supply Current
4.5
_______________________________________________________________________________________
3
MAX5258/MAX5259
ELECTRICAL CHARACTERISTICS (MAX5258) (continued)
MAX5258/MAX5259
+3V/+5V、低電力、8ビットオクタルDAC
レイルトゥレイル出力バッファ付
ELECTRICAL CHARACTERISTICS (MAX5259)
(VDD = +2.7V to +3.3V, VREF = +2.5V, GND = 0, RL = 10k1, CL = 100pF, TA = TMIN to TMAX, unless otherwise noted. Typical values
are at VDD = +3V, and TA = +25°C.)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
±0.1
±1
LSB
STATIC ACCURACY
Resolution
8
Bits
Integral Non Linearity (Note 1)
INL
Differential Non Linearity (Note 1)
DNL
Guaranteed monotonic (all codes)
±0.1
±1
LSB
Zero-Code Error
ZCE
Code = 0A hex
±2.5
±20
mV
Zero-Code Error Supply
Rejection
Code = 0A hex.
0.15
1
LSB
Zero-Code Temperature
Coefficient
Code = 0A hex
±10
Full-Scale Error
Code = FF hex
±0.7
±30
mV
Full-Scale Error Supply Rejection
Code = FF hex
0.2
1
LSB
Full-Scale Temperature
Coefficient
Code = FF hex
±10
μV/oC
μV/oC
REFERENCE INPUTS
Input Voltage Range
0
Input Resistance
161
Input Capacitance
218
VDD
V
300
kΩ
20
pF
DAC OUTPUTS
Output Voltage Swing
RL = 10kΩto GND
0
VDD –
0.3
V
Output Voltage Range
RL = 10kΩ to GND
0
VREF
V
DIGITAL INPUTS
Input High Voltage
VIH
Input Low Voltage
VIL
0.7 x
VDD
Input Current
IIN
VIN = 0 to VDD
Input Capacitance
CIN
(Note 3)
Output High Voltage
VOH
ISOURCE = 0.2mA
Output Low Voltage
VOL
ISINK = 1.6mA
V
0.3 x
VDD
V
±1.0
μA
10
pF
DIGITAL OUTPUTS
VDD –
0.5
V
0.4
V
DYNAMIC PERFORMANCE
Voltage-Output Slew Rate
Code = FF hex
Output Settling Time
To 1/2 LSB, from code 0A to code FF hex
(Note 2)
4
0.55
V/μs
7
μs
_______________________________________________________________________________________
+3V/+5V、低電力、8ビットオクタルDAC
レイルトゥレイル出力バッファ付
(VDD = +2.7V to +3.3V, VREF = +2.5V, GND = 0, RL = 10k1, CL = 100pF, TA = TMIN to TMAX, unless otherwise noted. Typical values
are at VDD = +3V, and TA = +25°C.)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
Digital Feedthrough
Code = 00 hex
0.1
nV-s
Digital-to-Analog Glitch Impulse
Code = 80 to code = 7F hex
20
nV-S
VREF = 2.5Vp-p at 1kHz centered at 1.5V
code = FF hex
65
VREF = 2.5Vp-pat 10kHz centered at 1.5V
code = FF hex
54
VREF = 0.1Vp-p centered at VDD/2, -3dB
bandwidth
700
kHz
60
μV
Signal-to-Noise Plus Distortion
Ratio
SINAD
Multiplying Bandwidth
dB
Wideband Amplifier Noise
POWER REQUIREMENTS
Power-Supply Voltage
VDD
3.6
V
Supply Current
IDD
1.3
2.6
mA
ISHDN
0.24
10
μA
Shutdown Supply Current
2.7
TIMING CHARACTERISTICS (MAX5258)
VREF = +4.096V, GND = 0, CDOUT = 100pF, TA = TMIN to TMAX, unless otherwise noted. Typical values are at VDD = +5V and
TA = +25°C.)
PARAMETER
SYMBOL
VDD Rise-to-CS Fall-Setup Time
tVDCS
LDAC Pulse Width Low
CONDITIONS
MIN
TYP
MAX
UNITS
5
μs
20
ns
tLDAC
40
CS Rise-to-LDAC Fall-Setup Time
(Note 4)
tCLL
40
ns
CS Pulse Width High
tCSW
90
ns
SCLK Clock Frequency (Note 5)
fCLK
SCLK Pulse Width High
tCH
40
ns
SCLK Pulse Width Low
tCL
40
ns
CS Fall-to-SCLK Rise-Setup Time
tCSS
40
ns
SCLK Rise-to-CS Rise-Hold Time
tCSH
0
ns
DIN to SCLK Rise-to-Setup Time
tDS
40
ns
DIN to SCLK Rise-to-Hold Time
tDH
0
ns
SCLK Rise-to-DOUT Valid
Propagation Delay (Note 6)
tDO1
200
ns
SCLK Fall-to-DOUT Valid
Propagation Delay (Note 7)
tDO2
210
ns
CS Rise-to-SCLK Rise-Setup
Time
tCS1
10
40
MHz
ns
_______________________________________________________________________________________
5
MAX5258/MAX5259
ELECTRICAL CHARACTERISTICS (MAX5259) (continued)
MAX5258/MAX5259
+3V/+5V、低電力、8ビットオクタルDAC
レイルトゥレイル出力バッファ付
TIMING CHARACTERISTICS (MAX5259)
VREF = +2.5V, GND = 0, CDOUT = 100pF, TA = TMIN to TMAX, unless otherwise noted. Typical values are at VDD = +3V and
TA = +25°C.)
PARAMETER
SYMBOL
VDD Rise-to-CS Fall-Setup Time
tVDCS
LDAC Pulse Width Low
CONDITIONS
MIN
TYP
MAX
UNITS
5
μs
20
ns
tLDAC
40
CS Rise-to-LDAC Fall-Setup Time
(Note 4)
tCLL
40
CS Pulse Width High
tCSW
90
SCLK Clock Frequency (Note 5)
fCLK
SCLK Pulse Width High
tCH
40
ns
ns
SCLK Pulse Width Low
ns
ns
10
MHz
tCL
40
CS Fall-to-SCLK Rise-Setup Time
tCSS
40
ns
SCLK Rise-to-CS Rise-Hold Time
tCSH
0
ns
DIN to SCLK Rise-to-Setup Time
tDS
40
ns
DIN to SCLK Rise-to-Hold Time
tDH
0
ns
SCLK Rise-to-DOUT Valid
Propagation Delay (Note 6)
tDO1
200
ns
SCLK Fall-to-DOUT Valid
Propagation Delay (Note 7)
tDO2
210
ns
CS Rise-to-SCLK Rise-Setup
Time
tCS1
40
ns
Note 1: INL and DNL are measured with RL referenced to ground. Nonlinearity is measured from the first code that is greater than or
equal to the maximum offset specification to code FF hex (full scale). (See DAC Linearity and Voltage Offset section.)
Note 2: Output settling time is measured from the 50% point of the rising edge of CS to 1/2LSB of the final value of VOUT.
Note 3: Guaranteed by design, not production tested.
Note 4: If LDAC is activated prior to the rising edge of CS, it must remain low for tLDAC or longer after CS goes high.
Note 5: When DOUT is not used. If DOUT is used, fCLK (max) is 4MHz due to SCLK to DOUT propagation delay.
Note 6: Serial data is clocked-out at SCLK’s rising edge (measured from 50% of the clock edge to 20% or 80% of VDD).
Note 7: Serial data is clocked-out at SCLK’s falling edge (measured from 50% of the clock edge to 20% or 80% of VDD).
6
_______________________________________________________________________________________
+3V/+5V、低電力、8ビットオクタルDAC
レイルトゥレイル出力バッファ付
(TA = +25°C, unless otherwise noted.)
500
400
300
200
100
0
1.25
1.00
0.75
0.50
0.25
0
2
3
4
5
1
DAC OUTPUT SINK CURRENT (mA)
2
3
4
5
6
7
4.5
4.0
3.5
3.0
ALL DAC CODES = FF HEX
1.4
SUPPLY CURRENT (mA)
5.0
2.0
5
6
7
0.8
8
2
3
4
5
6
7
SUPPLY CURRENT vs. TEMPERATURE
1.6
ALL DAC CODES = OO HEX
ALL DAC CODES = FF HEX
1.4
1.2
1.0
ALL DAC CODES = OO HEX
0.8
VDD = +5.0V
VREF = +4.5V
0.6
VDD = +3.0V
VREF = +2.5V
0.4
-40
-15
10
35
60
-40
85
-15
10
35
60
TEMPERATURE (°C)
TEMPERATURE (°C)
SHUTDOWN SUPPLY CURRENT
vs. TEMPERATURE
SHUTDOWN SUPPLY CURRENT
vs. TEMPERATURE
SUPPLY CURRENT vs. REFERENCE
VOLTAGE (VDD = +3V)
0.35
0.30
0.25
0.20
0.5
0.4
0.3
0.2
VDD = +5V
VREF = +4.5V
10
35
TEMPERATURE (°C)
60
85
MAX5258/9 toc09
1.2
1.0
0.8
ALL DAC CODES = OO HEX
0.4
0.1
0.10
-15
ALL DAC CODES = FF HEX
1.4
0.6
VDD = +3V
VREF = +2.5V
0.15
1.6
SUPPLY CURRENT (mA)
SUPPLY CURRENT (+A)
0.40
0.6
85
1.8
MAX5258/9 toc08
0.7
MAX5258/9 toc07
0.45
8
1.8
DAC OUTPUT SOURCE CURRENT (mA)
0.50
-40
1
DAC OUTPUT SOURCE CURRENT (mA)
0.4
4
1.5
0
1.0
VDD = +5V
3
2.0
8
1.2
0.6
2.5
2
2.5
SUPPLY CURRENT vs. TEMPERATURE
1.6
MAX5258/9 toc04
5.5
1
3.0
DAC OUTPUT SINK CURRENT (mA)
DAC FULL-SCALE OUTPUT VOLTAGE vs.
OUTPUT SOURCE CURRENT
0
VDD = +3V
1.0
0
SUPPLY CURRENT (mA)
1
MAX5258/9 toc05
0
DAC FULL-SCALE OUTPUT VOLTAGE (V)
3.5
MAX5258/9 toc06
600
VDD = +5V
DAC FULL-SCALE OUTPUT VOLTAGE (mV)
700
1.50
MAX5258/9 toc02
VDD = +3V
DAC ZERO-CODE OUTPUT VOLTAGE (mV)
MAX5258/9 toc01
DAC ZERO-CODE OUTPUT VOLTAGE (mV)
800
SUPPLY CURRENT (+A)
DAC FULL-SCALE OUTPUT VOLTAGE
vs. OUTPUT SOURCE CURRENT
DAC ZERO-CODE OUTPUT VOLTAGE
vs. OUTPUT SINK CURRENT
MAX5258/9 toc03
DAC ZERO-CODE OUTPUT VOLTAGE
vs. OUTPUT SINK CURRENT
0.2
-40
-15
10
35
TEMPERATURE (°C)
60
85
0
0.5
1.0
1.5
2.0
2.5
3.0
REFERENCE VOLTAGE (V)
_______________________________________________________________________________________
7
MAX5258/MAX5259
標準動作特性 _______________________________________________________________
標準動作特性(続き) __________________________________________________________
(TA = +25°C, unless otherwise noted.)
THD + NOISE AT DAC OUTPUT vs.
REFERENCE AMPLITUDE
-20
THD + NOISE (dB)
ALL DAC CODES = FF HEX
1.2
1.0
0.8
ALL DAC CODES = OO HEX
0.6
-30
-40
VREF = 20kHz
-50
VREF = 1kHz
-70
0.2
-80
0
1
2
3
4
5
-40
-45
VREF = 0.5Vp-p
-50
0
0.5
1.0
1.5
2.0
-60
VREF = 1Vp-p
-65
VREF = 2Vp-p
-70
10
100
1k
100k
REFERENCE INPUT FREQUENCY
RESPONSE
REFERENCE FEEDTHROUGH
vs. FREQUENCY
WORST-CASE 1LSB DIGITAL STEP CHANGE
(POSITIVE)
-20
-25
VREF = 0.1Vp-p SINE-WAVE
CENTERED AT 2.5V
DAC CODE = FF HEX
VDD = +3V
MAX5258/9 toc14
VREF = 3Vp-p SINE-WAVE
DAC CODE = OO HEX
VDD = +3V
-55
RELATIVE OUTPUT (dB)
-15
MAX5258/9 toc15
-50
MAX5258/9 toc13
-10
-60
3V
CS
0
-65
-70
-75
50mV/div
OUTA
-80
-85
-45
-90
1
10
100
1k
10k
100k
1M
10M
100
1k
FREQUENCY (Hz)
10k
100k
1M
10M
FREQUENCY (Hz)
VDD = +3V
VREF = +2.5V
WORST-CASE 1LSB DIGITAL STEP CHANGE
(NEGATIVE)
1+s/div
DAC CODE = 7F TO 80 HEX
NO-LOAD
WORST-CASE 1LSB DIGITAL STEP CHANGE
(POSITIVE)
MAX5258/9 toc16
MAX5258/9 toc17
3V
CS
0
3V
CS
0
50mV/div
OUTA
50mV/div
OUTA
VDD = +3V
VREF = +2.5V
8
10k
FREQUENCY (Hz)
0
-40
-35
REFERENCE AMPLITUDE (Vp-p)
-5
-35
-30
REFERENCE VOLTAGE (V)
5
-30
VREF = SINE-WAVE
VDD = +3V
CENTERED AT +1.5V
DAC CODE = FF HEX
500kHz LOWPASS FILTER
-25
-55
-60
0.4
-20
MAX5258/9 toc12
1.4
VREF = SINE-WAVE
VDD = +3V
CENTERED AT +1.5V
DAC CODE = FF HEX
80kHz LOWPASS FILTER
-10
THD + NOISE (dB)
1.6
SUPPLY CURRENT (mA)
0
MAX5258/9 toc10
1.8
THD + NOISE AT DAC OUTPUT vs.
REFERENCE FREQUENCY
MAX5258/9 toc11
SUPPLY CURRENT vs. REFERENCE
VOLTAGE (VDD = +5V)
RELATIVE OUTPUT (dB)
MAX5258/MAX5259
+3V/+5V、低電力、8ビットオクタルDAC
レイルトゥレイル出力バッファ付
1+s/div
DAC CODE = 80 TO 7F HEX
NO-LOAD
VDD = +5V
VREF = +4.5V
1+s/div
DAC CODE = 7F TO 80 HEX
NO-LOAD
_______________________________________________________________________________________
+3V/+5V、低電力、8ビットオクタルDAC
レイルトゥレイル出力バッファ付
(TA = +25°C, unless otherwise noted.)
WORST-CASE 1LSB DIGITAL STEP CHANGE
(NEGATIVE)
CLOCK FEEDTHROUGH
MAX5258/9 toc19
MAX5258/9 toc18
3V
3V
SCLK
CS
0
0
OUTA
50mV/div
VDD = +5V
VREF = +4.5V
1mV/div
OUTA
1+s/div
DAC CODE = 00 HEX
VDD = +3V
VREF = +2.5V NO-LOAD
SCLK = 333 kHz
1+s/div
DAC CODE = 80 TO 7F HEX
NO-LOAD
POSITIVE SETTLING TIME
POSITIVE SETTLING TIME
MAX5258/9 toc21
MAX5258/9 toc20
3V
3V
CS
CS
0
0
2.0V/div
1.0V/div
OUTA
OUTA
VDD = +3V
VREF = +2.5V
2+s/div
DAC CODE = 00 TO FF HEX
NO-LOAD
VDD = +5V
VREF = +4.5V
4+s/div
DAC CODE = 00 TO FF HEX
NO-LOAD
NEGATIVE SETTLING TIME
NEGATIVE SETTLING TIME
MAX5258/9 toc23
MAX5258/9 toc22
3V
3V
CS
CS
0
0
OUTA
1.0V/div
VDD = +3V
VREF = +2.5V
4+s/div
DAC CODE = FF TO 00 HEX
NO-LOAD
OUTA
2.0V/div
VDD = +5V
VREF = +4.5V
4+s/div
DAC CODE = FF TO 00 HEX
NO-LOAD
_______________________________________________________________________________________
9
MAX5258/MAX5259
標準動作特性(続き) __________________________________________________________
MAX5258/MAX5259
+3V/+5V、低電力、8ビットオクタルDAC
レイルトゥレイル出力バッファ付
端子説明 ___________________________________________________________________
端子
PIN
1
名称
NAME
OUTB
2
OUTA
DAC B
B電圧出力
Voltage Output
DAC A
A電圧出力
Voltage Output
機能
FUNCTION
3
GND
グランド
Ground
4
VDD
5
REF
電源
Power Supply
リファレンス電圧入力
Reference Voltage Input
6
LDAC
DAC入力ロード。この非同期入力をローに駆動すると、各入力レジスタの内容が対応するDAC
Load DAC Input. Driving this asynchronous input low transfers the contents of each input register
レジスタに転送されます。
to its respective DAC registers.
7
OUTE
DAC E
E電圧出力
Voltage Output
8
OUTF
DAC FF電圧出力
Voltage Output
9
OUTG
DAC G
G電圧出力
Voltage Output
10
OUTH
DAC H
H電圧出力
Voltage Output
11
CS
Chip Select Input. Data is shifted in and out when CS is low. Programming commands are executed
チップセレクト入力。データはCSがローの時にシフトイン又はシフトアウトされます。プログラミング
コマンドは、CSがハイに戻った時に実行されます。
when CS returns high.
12
SCLK
Serial Clock Input. Data is clocked in on the rising edge and clocked out on the falling edge
シリアルクロック入力。データは立上りエッジでクロックインされ、立下りエッジ(デフォルト)又は
立上りエッジ(A2
= 1、表1を参照)でクロックアウトされます。
(default) or rising edge
(A2 = 1; see Table 1).
13
DIN
14
DOUT
Serial Data Output. Sinks and sources current. Data at DOUT can be clocked out on the falling
シリアルデータ出力。電流のシンク及びソースとなります。DOUTのデータはSCLKの立下りエッジ
(モード0)又は立上りエッジ(モード1)でクロックアウトされます(表1)。
edge (mode 0) or rising edge (mode 1) of SCLK (Table 1).
15
OUTD
DAC D
D電圧出力
Voltage Output
16
OUTC
DAC C
Voltage Output
DAC
C電圧出力
Serial Data Input. Data is clocked in on the rising edge of SCLK.
シリアルデータ入力。データはSCLKの立上りエッジでクロックインされます。
詳細 _______________________________
シリアルインタフェース
電源投入時に、シリアルインタフェース及び全ての
DACはクリアされ、コードゼロに設定されます。シリ
アルデータ出力(DOUT)は、SCLKの立下りエッジで
遷移するように設定されます。
MAX5258/MAX5259は、同期の3線シリアルインタ
フェースを通じてマイクロプロセッサ(μP)と通信します
(図1)。データはMSBを先頭にして送られ、2個の4ビット
及び1個の8ビット(バイト)パケット又は1個の16ビット
ワードとして送信できます。最初の2ビットは無視され
ます。4線インタフェースでは、LDACのラインが追加
され、非同期更新が可能になります。データの送信及び
受信は同時に行われます。
図2に、シリアルインタフェースのタイミング詳細図を
示します。クロックは、更新と更新の間で停止する
場合はローにして下さい。クロックがアイドル状態で
あったり、CSがハイであると、DOUTはハイインピー
ダンス状態になりません。
データはCSがローの時にSCLKの立上りエッジでクロック
インされます。DOUTのデータは16クロックサイクル後に
SCLKの立下りエッジ(デフォルト、またはモード0)又は
立上りエッジ(モード1)でクロックアウトされます。
デバイスをイネーブルするには、CSがローであることが
必要です。CSがハイの場合、インタフェースはディ
セーブルされ、DOUTは変わりません。最初のビットを
正しくクロックインするために、CSがクロックパルスの
最初の立上りエッジよりも少なくとも40ns前にローに
なる必要があります。CSがローの場合、データは外部
シリアルクロックの立上りエッジでMAX5258/
MAX5259の内部シフトレジスタにクロックインされ
ます。必ず16ビット全部をクロックインして下さい。
シリアル入力データフォーマット及び制御コード
図3に示す16ビットシリアル入力フォーマットは、2つの
「任意」のビット、3つのDACアドレスビット(A2、A1、
A0)、3つの制御ビット(C2、C1、C0)及び8ビットの
データ(D7...D0)で構成されています。表1に示すように、
DACは6ビットのアドレス/制御コードで構成されて
います。
シリアルデータは、MSBを先頭にしたフォーマットで
データレジスタにクロックインされます。この時、
アドレス及び構成情報が実際のDACデータに先行します。
10
______________________________________________________________________________________
+3V/+5V、低電力、8ビットオクタルDAC
レイルトゥレイル出力バッファ付
MAX5258/MAX5259
INSTRUCTION
EXECUTED
CS
SCLK
DIN
X X A2 A1 A0 C2 C1 C0 D7 D6 D5 D4 D3 D2 D1 D0
X X A2 A1 A0 C2 C1 C0 D7 D6 D5 D4 D3 D2 D1 D0
DACA
DACA
X X A2 A1 A0 C2 C1 C0 D7 D6 D5 D4 D3 D2 D1 D0
X X A2 A1 A0 C2 C1 C0 D7 D6 D5 D4 D3 D2 D1 D0
DOUT
MODE 1
DATA FROM PREVIOUS DATA INPUT
DATA FROM PREVIOUS DATA INPUT
X X A2 A1 A0 C2 C1 C0 D7 D6 D5 D4 D3 D2 D1 D0
X X A2 A1 A0 C2 C1 C0 D7 D6 D5 D4 D3 D2 D1 D0
DOUT
MODE 0
(DEFAULT)
図1. 3線インタフェースタイミング
CS
tCSW
tCH
tCSS
tCP
tCSH
tCS1
tCL
SCLK
tDS
tDH
DIN
tD02
tD01
DOUT
tCLL
tLDAC
LDAC
図2. シリアルインタフェースタイミング詳細図
______________________________________________________________________________________
11
MAX5258/MAX5259
+3V/+5V、低電力、8ビットオクタルDAC
レイルトゥレイル出力バッファ付
表1. シリアルインタフェースプログラミングコマンド
LDAC
16-BIT SERIAL WORD*
A2
A1
A0
C2
C1
C0
D7……D0
X
X
X
0
0
0
XXXXXXXX
FUNCTION
X
No operation (NOP); shift data in shift registers.
X
X
X
0
0
1
XXXXXXXX
X
Clears all input and DAC registers and sets all DAC
outputs to zero.
X
X
X
0
1
0
XXXXXXXX
X
Software shutdown. Output buffers can be individually
shut down with zeros in the corresponding data bits.
0
X
X
0
1
1
XXXXXXXX
X
DOUT Phase Mode 0. DOUT transitions on the falling
edge of SCLK.
1
X
X
0
1
1
XXXXXXXX
X
DOUT Phase Mode 1. DOUT transitions on the rising
edge of SCLK.
X
X
X
1
0
0
8-bit DAC data
X
Loads all DACs with the same data
0
0
0
1
0
1
8-bit DAC data
H
Load input register A. All DAC outputs unchanged.
0
0
1
1
0
1
8-bit DAC data
H
Load input register B. All DAC outputs unchanged.
0
1
0
1
0
1
8-bit DAC data
H
Load input register C. All DAC outputs unchanged.
0
1
1
1
0
1
8-bit DAC data
H
Load input register D. All DAC outputs unchanged.
1
0
0
1
0
1
8-bit DAC data
H
Load input register E. All DAC outputs unchanged.
1
0
1
1
0
1
8-bit DAC data
H
Load input register F. All DAC outputs unchanged.
1
1
0
1
0
1
8-bit DAC data
H
Load input register G. All DAC outputs unchanged.
1
1
1
1
0
1
8-bit DAC data
H
Load input register H. All DAC outputs unchanged.
0
0
0
1
1
0
8-bit DAC data
H
Load input register A. Update OUTA. All other DAC
outputs unchanged.
0
0
1
1
1
0
8-bit DAC data
H
Load input register B. Update OUTB. All other DAC
outputs unchanged.
0
1
0
1
1
0
8-bit DAC data
H
Load input register C. Update OUTC. All other DAC
outputs unchanged.
0
1
1
1
1
0
8-bit DAC data
H
Load input register D. Update OUTD. All other DAC
outputs unchanged.
1
0
0
1
1
0
8-bit DAC data
H
Load input register E. Update OUTE. All other DAC
outputs unchanged.
1
0
1
1
1
0
8-bit DAC data
H
Load input register F. Update OUTF. All other DAC
outputs unchanged.
1
1
0
1
1
0
8-bit DAC data
H
Load input register G. Update OUTG. All other DAC
outputs unchanged.
1
1
1
1
1
0
8-bit DAC data
H
Load input register H. Update OUTH. All other DAC
outputs unchanged.
X
X
X
1
1
1
XXXXXXXX
H
Software LDAC command. Updates all DACs from their
respective input registers.
* 先頭の2ビットは「任意」です。
12
______________________________________________________________________________________
+3V/+5V、低電力、8ビットオクタルDAC
レイルトゥレイル出力バッファ付
A2
A1
Don’t Care
A0
C2
0
C1
0
C0
0
D7
D6
D5
D4
D3
Don’t Care
D2
D1
D0
( LDAC = X)
動作なし(NOP)コマンドを使用すると、入力レジスタやDACレジスタに影響を与えることなく、MAX5258/MAX5259
のシフトレジスタを通じてデータをシフトすることができます。これは、デイジーチェーン接続の時に便利です
「
( デイジーチェーン接続」の項を参照)。このコマンドでは、データビットは「任意」になります。例えば、3個の
MAX5258(A、B及びC)がデイジーチェーン接続されており、デバイスAとCを更新する必要があるとします。この
48ビット幅のコマンドは、デバイスCのための16ビットワードが1つ、それに続くデバイスBのためのNOP命令、
そしてデバイスAのためのデータを含む3番目の16ビットワードで構成されます。CSの立上りエッジではデバイスB
の状態は変わりません。
クリア
A2
A1
A0
Don’t Care
C2
C1
C0
0
0
1
D7
D6
D5
D4
D3
D2
D1
D0
Don’t Care
( LDAC = X)
クリアコマンドは、入力レジスタ及びDACレジスタを全てクリアし、DAC出力を全てゼロに設定します。この
コマンドはDACのシャットダウンを解除します。
ソフトウェアシャットダウン
A2
A1
A0
Don’t Care
C2
C1
C0
0
1
0
D7
D6
D5
D4
D3
D2
D1
D0
8-Bit Data
( LDAC = X)
全ての出力バッファアンプ及び電圧リファレンスをシャットダウンします。出力バッファは、対応するデータビット
(D7∼D0)をゼロにすることによって個別にディセーブルできます。データビットが全てゼロの場合は、パワーオン
リセット回路のみがアクティブになり、デバイスの消費電流は10μA (max)になります。デバイスのシャットダウンを
解除する方法には、POR、CLEAR、LOAD SAME DATA、LOAD INPUT AND DAC REGISTERSの4種類があり
ます。
DOUT位相の設定：SCLK立下り(モード0、デフォルト)
A2
0
A1
X
A0
X
C2
0
C1
1
C0
1
D7
D6
D5
D4
D3
8-Bit Data
D2
D1
D0
( LDAC = X)
このコマンドは、DOUTがSCLKの立下りエッジで遷移するようにDOUTを設定し、全てのDACレジスタを対応する
入力レジスタの内容で更新します。この機能はLDACコマンドと同一です。これは起動時のデフォルトモードです。
DOUT位相の設定：SCLK立上り(モード1)
A2
1
A1
X
A0
X
C2
0
C1
1
C0
1
D7
D6
D5
D4
D3
8-Bit Data
D2
D1
D0
( LDAC = X)
モード1は、シリアル出力DOUTがSCLKの立上りエッジで遷移するようにDOUTを設定します。このコマンドが発生
すると、DOUTの位相はラッチされ、起動が行われるか、位相を立下りエッジに設定する特定のコマンドが発生する
まで変わりません。
又、このコマンドは対応する入力レジスタの内容を全てのDACレジスタにロードします。この機能はLDACコマンドと
同一です。
______________________________________________________________________________________
13
MAX5258/MAX5259
ノーオペレーション(NOP)
MAX5258/MAX5259
+3V/+5V、低電力、8ビットオクタルDAC
レイルトゥレイル出力バッファ付
全てのDACにシフトレジスタデータをロード
A2
A1
Don’t Care
A0
C2
1
C1
0
C0
0
D7
D6
D5
D4
D3
8-Bit Data
D2
D1
D0
( LDAC = X)
8つのDACレジスタ全てがシフトレジスタデータによって更新されます。このコマンドを使用すると、DAC全てを
リファレンス範囲内の任意のアナログ値に設定することができます。コード00(hex)がプログラムされている場合は、
このコマンドをCLEAR(DACを全てクリア)の代わりに使用できます。このコマンドはデバイスのシャットダウンを
解除します。
入力レジスタロード、DACレジスタ不変(単一更新動作)
A2
A1
Address
A0
C2
1
C1
0
C0
1
D7
D6
D5
D4
D3
8-Bit Data
D2
D1
D0
( LDAC = X)
単一の更新動作を実行する時は、A2∼A0によって対応する入力レジスタが選択されます。CSの立上りエッジでは、
選択された入力レジスタにその時のシフトレジスタデータがロードされます。DAC出力はどれも不変です。ここでは
DAC出力を変えることなく、個別のデータが入力レジスタにプリロードされます。
入力レジスタ及びDACレジスタのロード
A2
A1
Address
A0
C2
1
C1
1
C0
0
D7
D6
D5
D4
D3
8-Bit Data
D2
D1
D0
( LDAC = X)
このコマンドは、選択された入力レジスタ及びDACレジスタにその時のシフトレジスタのデータをCSの立上りエッジで
直接ロードします。A2∼A0がDACアドレスを設定します。
例えば、同時に8個のDACレジスタ全てに個別の設定をロードするには、8つのコマンドが必要です。まず、DAC A、
B、C、D、E、F及びG(C2 = 1、C1 = 0、C0 = 1)のための単一の入力レジスタ更新動作(C2 = 1、C1 = 0、
C0 = 1)を7つ実行します。最後のコマンドは入力レジスタHへのロードを実行し、8個のDACレジスタ全てを対応
する入力レジスタから更新します。このコマンドはデバイスのシャットダウンを解除します。
ソフトウェア「LDAC」コマンド
A2
A1
Address
A0
C2
1
C1
1
C0
1
D7
D6
D5
D4
D3
8-Bit Data
D2
D1
D0
( LDAC = X)
CSの立上りエッジにおいて、全てのDACレジスタが対応する入力レジスタの内容で更新されます。これは、非同期
LDACと同じ機能を実行する同期ソフトウェアコマンドです。
14
______________________________________________________________________________________
+3V/+5V、低電力、8ビットオクタルDAC
レイルトゥレイル出力バッファ付
シリアルデータ出力
DOUTは、内部シフトレジスタの出力であり、SCLKの
立下りエッジ(モード0)又は立上りエッジ(モード1)で
データをクロックアウトするように設定することが
できます。モード0の出力データは入力データから
16.5クロックサイクル遅れます。MICROWIRE及び
SPIとのコンパチビリティも維持されます。モード1の
出力データは入力データから16クロックサイクル遅れ
ます。起動時のDOUTは、デフォルトでモード0のタイ
ミングになります。DOUTは、スリーステートにはならずに
常にアクティブにハイ又はローになり、CSがハイに
なっても変わりません。
マイクロプロセッサへのインタフェース
MAX5258/MAX5259は、MICROWIRE(図5)及び
SPI/QSPI(図6)とコンパチブルです。SPI及びQSPIでは、
CPOL及びCPHA構成ビットをクリアします(CPOL =
CPHA = 0)。DOUT出力を無視する場合は、SPI/QSPI
CPOL = CPHA = 1の構成も使用することができます。
MAX5258/MAX5259は、SCLKクロックの極性が
反転されている場合、モード0でI n t e l社の80C5X/
80C3Xファミリとインタフェースできます。一般に、
シリアルポートが使用できない場合は、パラレルポート
の1つからの3本のラインを使用してビット操作を行う
ことができます。
シリアルクロックをレジスタの更新用にだけ動作させる
ことにより、電圧出力でのディジタルフィードスルーが
最小限に抑えられます (「標準動作特性」の C l o c k
Feedthroughの図を参照)。クロックはアイドル状態に
おいてローになります。
デイジーチェーン接続
全モードがモード0の状態で1つのデバイスのDOUTを
チェーン上の次のデバイスのDINに接続すると、任意の
数のMAX5258/MAX5259をデイジーチェーン接続する
ことができます。NOP命令(表1)を使用すると、通過する
デバイスの入力レジスタ又はDACレジスタの内容を変更
することなく、データをDINからDOUTに引渡すことができ
ます。CSをハイにすることによって、デイジーチェーン
接続の有無に関わらず、3線インタフェースはMAX5258/
MAX5259を同時に更新することができます(図7)。
アナログ部
DACの動作
MAX5258/MAX5259のDACは、マトリックスデコー
ディング構造を採用しています。この構造は、システム
THIS IS THE FIRST BIT SHIFTED IN
MSB
DOUT
LSB
X X A2 A1 A0 C2 C1 C0 D7 D6 . . . D1 D0
CONTROL AND
ADDRESS BITS
DIN
8-BIT DAC DATA
図3. シリアル入力フォーマット
全体の電力の節約を実現します。外部リファレンス
電圧は、マトリックス的に配置された抵抗ネット
ワークによって分割されます。行及び列デコーダが
抵抗ネットワークから適切なタブを選択し、必要な
アナログ電圧を提供します。抵抗ネットワークは、
リファレンスに対してコードに依存しない入力イン
ピーダンスを示し、出力の単調性を保証します。図8に、
8個のDACの簡略図を示します。
リファレンス入力
REFにおける電圧が、8個のDAC全てのフルスケール
出力電圧を設定します。REFにおける230kΩの標準入力
インピーダンスはコードに依存しません。DACの出力
電圧は、ディジタル的に設定可能な電圧ソースとして
次式で表すことができます。
VOUT = (NB × VREF) / 256
ここで、NBはDACのバイナリ入力コードの数値です。
出力バッファアンプ
MAX5258/MAX5259の電圧出力は、全て内部の高精度
ユニティゲインフォロワ(スルーレート約0.55V/μs)
でバッファされています。出力はGNDからV DD まで
スイングできます。0VからVREF(又はVREFから0V)への
出力遷移におけるアンプ出力の1/2LSBまでのセトリング
時間は、負荷が10kΩと100pF並列の時に10μs (typ)
になります。
バッファアンプは、抵抗(10kΩ以上)負荷又は容量性
(100pF以下)負荷の任意の組合せに対して安定してい
ます。
アプリケーション情報 _________________
DACの直線性及び電圧オフセット
通常、出力バッファの入力オフセット電圧が負の場合は
出力が負になりますが、負電源がないため、出力は
GNDに維持されます(図9)。エンドポイント法を使用して
直線性を求める場合は、オフセット及び利得エラーを
キャリブレーションで補正してからコード10(0A hex)と
フルスケールコード(FF hex)の間で測定します。但し、
単一電源動作の場合、負のオフセットによりゼロ近くの
入力コードの遷移で出力が変化しないことがあります
(図9)。従って、正の出力を生成する最低のコードが、
低い方のエンドポイントとなります。
______________________________________________________________________________________
15
MAX5258/MAX5259
LDAC動作(ハードウェア)
通常、LDACは4線インタフェースで使用されます(図4)。
このコマンドはレベルセンシティブで、DAC出力の
非同期ハードウェア制御を可能にします。LDACがローの
場合、8つのDACレジスタ全てがトランスペアレントに
なり、入力レジスタが更新されるとDAC出力も直ちに
それに従います。
MAX5258/MAX5259
+3V/+5V、低電力、8ビットオクタルDAC
レイルトゥレイル出力バッファ付
DIN
SCLK
LDAC
CS1
TO OTHER
SERIAL
DEVICES
CS2
CS3
CS
CS
CS
MAX5258/
LDAC MAX5259
MAX5258/
LDAC MAX5259
LDAC MAX5259
SCLK
SCLK
SCLK
DIN
DIN
DIN
MAX5258/
図4. 1本のDINラインを共有する複数のMAX5258 (LDACをストローブして同時に更新するか、個別のCSを
イネーブルして特定のデバイスを更新可能)
SCLK
SK
MAX5258/ DIN
MAX5259
SO
MICROWIRE
PORT
MAX5258/
MAX5259
MOSI SPI/QSPI
DIN
PORT
SCK
SCLK
CS
I/O
CS
I/O
CPOL = 0, CPHA = 0
図5. MICROWIRE用の接続
SCLK
図6. SPI/QSPI用の接続
MAX5258/
MAX5258/
MAX5258/
SCLK MAX5259
SCLK MAX5259
SCLK MAX5259
DIN
DIN
CS
CS
DOUT
DOUT
DIN
CS
DEVICE A
DOUT
DIN
CS
DEVICE B
TO OTHER
SERIAL DEVICES
DEVICE C
MAX5258/
SCLK
SCLK MAX5259
DIN
DIN
CS
CS
図7. CSをハイにすることにより同時更新されるデイジーチェーン接続又は個別のMAX5258 (3線のみ必要)
16
______________________________________________________________________________________
+3V/+5V、低電力、8ビットオクタルDAC
レイルトゥレイル出力バッファ付
MAX5258/MAX5259
REF
R0
R1
R15
D7
D5
R16
MSB DECODER
D6
OUTPUT
VOLTAGE
D4
R255
O
NEGATIVE
OFFSET
DAC CODE
LSB DECODER
D3
D2
D1
D0
DAC A
図8. DACの簡略回路図
図9. 負のオフセットの影響(単一電源の場合)
SYSTEM GND
パワーシーケンス
OUTB
OUTC
OUTA
OUTD
GND
DOUT
VDD
DIN
REFに印可される電圧は常にV DD 以下に抑える必要が
あります。適正なパワーシーケンスが不可能な場合は、
REFとV DDの間に外付ショットキダイオードを接続し、
必ず最大定格を守って下さい。デバイスが完全にパワー
アップするまで、ディジタル入力に信号を印可しないで
下さい。
電源バイパス及びグランド管理
REF
LDAC
図10. クロストークを最小限に抑えるための推奨PCB
レイアウト(底面図)
0.1μFのコンデンサをVDD及びGNDのできるだけ近くに
配置して、VDDをバイパスして下さい。PCBレイアウト
に注意することによって、DAC出力とディジタル入力間
のクロストークを最小限に抑えることができます。図10
に、クロストークを最小限に抑えるための推奨回路
ボードレイアウトを示します。
ユニポーラ出力、2象限乗算
ユニポーラ動作では、出力電圧及びリファレンス入力が
同じ極性になります。図11にMAX5258/MAX5259の
ユニポーラ極性を示し、表2にユニポーラコードを示し
ます。
______________________________________________________________________________________
17
MAX5258/MAX5259
+3V/+5V、低電力、8ビットオクタルDAC
レイルトゥレイル出力バッファ付
REFERENCE INPUT
REF
表2. ユニポーラコード表
+3V
DAC CONTENTS
VDD
OUT A
DAC A
OUT B
MSB
LSB
1111
1111
ANALOG OUTPUT
+VREF(255/256)
1000
0001
+VREF(129/256)
1000
0000
+VREF(128/256) = +VREF/2
0111
1111
+VREF(127/256)
0000
0001
+VREF(1/256)
0000
0000
0
DAC B
注：1LSB = (VREF) × (28) = +VREF(1 / 256)
OUT C
チップ情報 __________________________
TRANSISTOR COUNT: 13625
PROCESS: BiCMOS
DAC C
OUT D
DAC D
OUT E
DAC E
OUT F
DAC F
OUT G
DAC G
OUT H
DAC H
MAX5258/
MAX5259
図11. ユニポーラ出力回路
18
______________________________________________________________________________________
+3V/+5V、低電力、8ビットオクタルDAC
レイルトゥレイル出力バッファ付
DOUT
VDD
LDAC
REF
DECODE
CONTROL
OUT A
INPUT
REGISTER
A
DAC
REGISTER
A
INPUT
REGISTER
B
DAC
REGISTER
B
INPUT
REGISTER
C
DAC
REGISTER
C
INPUT
REGISTER
D
DAC
REGISTER
D
INPUT
REGISTER
E
DAC
REGISTER
E
INPUT
REGISTER
F
DAC
REGISTER
F
INPUT
REGISTER
G
DAC
REGISTER
G
INPUT
REGISTER
H
DAC
REGISTER
H
DAC A
OUT B
DAC B
OUT C
DAC C
OUT D
16-BIT
SHIFT
REGISTER
DAC D
OUT E
DAC E
OUT F
DAC F
OUT G
DAC G
OUT H
SR
CONTROL
DAC H
MAX5258/
MAX5259
CS DIN SCLK
GND
______________________________________________________________________________________
19
MAX5258/MAX5259
ファンクションダイアグラム___________________________________________________
パッケージ _________________________________________________________________
(このデータシートに掲載されているパッケージ仕様は、最新版が反映されているとは限りません。最新のパッケージ情報は、
japan.maxim-ic.com/packagesをご参照下さい。)
QSOP.EPS
MAX5258/MAX5259
+3V/+5V、低電力、8ビットオクタルDAC
レイルトゥレイル出力バッファ付
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