アプリケーション･ノートAC389 SmartFusion2 SoC FPGA - キャッシュ･コントローラの構成もくじ目的 .......................................................................................................................................................... 1 はじめに ................................................................................................................................................... 1 デザインの説明 .......................................................................................................................................... 6 ハードウェア･インプリメンテーション .................................................................................................. 7 ソフトウェア･インプリメンテーション .................................................................................................. 9 デザインを走らせる................................................................................................................................. 10 結論 .......................................................................................................................................................... 15 付録A ...................................................................................................................................................... 16 変更リスト ............................................................................................................................................. 16 目的 ® このアプリケーション･ノートでは、SmartFusion 2システム･オン･チップ (SoC) フィールド･プログラマブル･ゲート･アレイ (FPGA) 内のキャッシュ･コントローラの特徴と様々なキャッシュ可能メモリに対してこのキャッシュ･コントローラをどのように構成するかを説明します。はじめに SmartFusion2デバイスは8 KBの命令キャッシュが搭載されています。以下のメモリがキャッシュ可能です: • エンベデッド不揮発メモリ (eNVM) • DDR/SDR SDRAM システムの信頼性を向上するため、命令キャッシュはシングル･イベント･アップセット (SEU) 耐性のあるラッチで構築されています。このアプリケーション･ノートでは様々なキャッシュ･メモリ向けにキャッシュ･コントローラの構成を説明します。 November 2013 © 2013 Microsemi Corporation 1 SmartFusion2 SoC FPGA – キャッシュ･コントローラの構成 SmartFusion2 SoC FPGAのキャッシュ･コントローラの概要 Figure 1にSmartFusion2 SoC FPGAデバイス内のキャッシュ･コントローラのシステム・レベル・ビューを示します。 Figure 1 • 2 SmartFusion2 SoC FPGAデバイス内キャッシュ･コントローラのシステム・レベル・ビュー Figure 2にSmartFusion2 SoC FPGAのキャッシュ･コントローラのブロック図を示します。キャッシュ･コントローラの詳細についてはSmartFusion2 Microcontroller Subsystem User's Guide を参照してください。 Figure 2 • SmartFusion2 SoC FPGAデバイスのキャッシュ･コントローラのブロック図キャッシュ可能メモリ領域以下のセクションでeNVMもしくはDDR/SDR SDRAMのアドレス空間からキャッシュ可能メモリ領域へのメモリ･マッピングを説明します。Cortex-M3プロセッサのコード空間は0x00000000から0x1FFFFFFF までです (0.5 GB)。 eNVMもしくはDDR/SDR SDRAMのアドレス空間をこのCortex-M3プロセッサのコード空間へマップして、このメモリ領域をキャッシュ可能にすることができます。デザイン例は付録Aで提供されます。キャッシュ可能領域としてeNVMをリマップする eNVM_0 のアドレス範囲は 0x60000000 から 0x6003FFFF までで、 eNVM_1 のアドレス範囲は 0x60040000 から 0x6007FFFFまでです。デフォルトでは0x60000000から0x6007FFFFまでのフルのeNVMメモリがキャッシュ可能領域にマップされます。eNVMのベース･アドレス0x60000000がCortex-M3プロセッサのアドレス空間0x00000000にマップされます。ENVM_CR, ENVM_REMAPSIZE, ENVM_REMAP_BASR_CRシステム･レジスタを使って、eNVMアドレスの任意のオフセット値をCortex-M3プロセッサのアドレス空間0x00000000にリマップできます。 3 SmartFusion2 SoC FPGA – キャッシュ･コントローラの構成キャッシュ可能領域としてのeNVMのデザイン･ファイルは付録Aを参照し、そのリファレンス･デザインの実行は11 頁の"デザインを走らせる”にしたがってください。 Table 1 • eNVMからCortex-M3プロセッサ・コード領域へのメモリ・マップデータ/コード領域 M3データ領域 M3コード領域空間アドレス範囲予約済 0xE000_0000 から 0xFFFF_FFFF DDR _SPACE 3 (256 MB) 0xD000_0000 から 0xDFFF_FFFF DDR _SPACE 2 (256 MB) 0xC000_0000 から 0xCFFF_FFFF DDR_ SPACE 1 (256 MB) 0xB000_0000 から 0xBFFF_FFFF DDR _SPACE 0 (256 MB) 0xA000_0000 から 0xAFFF_FFFF eNVM SFR, リマップ・エリア等 (1 GB) 0x6000_0000 から 0x9FFF_FFFF ペリフェラル [SPI, UART, CAN, ファブリック等] (0.5 GB) 0x4000_0000 から 0x5FFF_FFFF 予約済 0x2001_0000 から 0x3FFF_FFFF eSRAM-1 (32 KB) 0x2000_8000 から 0x2000_FFFF eSRAM-0 (32 KB) 0x2000_0000 から 0x2000_7FFF 予約済 0x0008_0000 から 0x1FFF_FFFF eNVM (仮想ビュー) [512 KB] 0x0000_0000 から 0x0007_FFFF キャッシュ可能領域として外部RAMをリマップする DDR_CRシステム･レジスタを使ってDDRもしくはSDRAMのメモリ･アドレスをCortex-M3プロセッサのコード領域のボトム (0x0000_0000) にリマップし、マップされたメモリの任意の部分をキャッシュ可能にできます。キャッシュ可能領域は、CC_REGION_CRシステム･レジスタを使って128 MB, 256 MBまたは512 MBにダイナミックに構成可能です。スタックとアプリケーションのデータ/ヒ－プ・セクションはキャッシュ可能メモリ領域外にあることを念押ししてください。リマッピングのテクニックとリンカ･スクリプト生成の詳細は”SmartFusion2 SoC FPGA - eNVM、 eSRAM、DDR/SDR SDRAMメモリのリマッピング” のアプリケーション･ノートを参照してください。 Table 2 • 外部RAMからCortex-M3プロセッサ・コード領域へのメモリ･マップデータ/コード領域 M3データ領域 M3コード領域 4 空間アドレス範囲予約済 0xE000_0000 から 0xFFFF_FFFF DDR _SPACE 3 (256 MB) 0xD000_0000 から 0xDFFF_FFFF DDR _SPACE 2 (256 MB) 0xC000_0000 から 0xCFFF_FFFF DDR_ SPACE 1 (256 MB) 0xB000_0000 から 0xBFFF_FFFF DDR _SPACE 0 (256 MB) 0xA000_0000 から 0xAFFF_FFFF eNVM SFR, リマップ･エリア等 (1 GB) 0x6000_0000 から 0x9FFF_FFFF ペリフェラル [SPI, UART, CAN, ファブリック等] (0.5 GB) 0x4000_0000 から 0x5FFF_FFFF 予約済 0x2001_0000 から 0x3FFF_FFFF eSRAM-1 (32 KB) 0x2000_8000 から 0x2000_FFFF eSRAM-0 (32 KB) 0x2000_0000 から 0x2000_7FFF DDR _SPACE 1 (256 MB) 0x1000_0000 から 0x1FFF_FFFF DDR _SPACE 0 (256 MB) 0x0000_0000 から 0x0FFF_FFFF SmartFusion2 SoC FPGAキャッシュ･コントローラの機能以下のセクションでSmartFusion2 SoC FPGAデバイス内キャッシュ･コントローラの様々なユーザ構成可能機能を説明します: • キャッシュ･メモリの有効化 / 無効化 • キャッシュのフラッシュ • キャッシュ･ロック･モードキャッシュ･メモリの有効化 / 無効化キャッシュ･メモリはCC_CRシステム･レジスタを使ってダイナミックに有効化や無効化ができます。キャッシュ･メモリを有効化すると、命令がキャッシュされます。キャッシュを無効化したモードでは、すべてのトランザクションが非キャッシャブルとして扱われます。アプリケーション･コードを使ってキャッシュ･メモリをダイナミックに有効化/無効化するには、以下のステップを使ってください。 • キャッシュ可能領域を設定 • キャッシュ･メモリを有効化 • タスクを走らせる • キャッシュ･ステータス情報を得る • キャッシュ･メモリを無効化するキャッシュ･メモリを有効化/無効化し、キャッシュ･ステータス情報を得るためのAPIについては10頁のTable 3を参照してください。キャッシュのフラッシュキャッシュ･メモリは次の2つの方法でフラッシュできます: • 完全なキャッシュ･メモリ・フラッシュ: フルにキャッシュ･メモリをフラッシュすると、キャッシュされた命令はすべて削除されます • インデックス･ベースのキャッシュ･メモリ・フラッシュ: キャッシュ･メモリ内のひとつのインデックスをフラッシュすると、ひとつのインデックスのみについて4セットのタグすべてが無効化されます。次のステップ例がキャッシュ･メモリのフラッシュのしかたです: 1. キャッシュ･メモリを有効化する 2. タスクを走らせる (命令がキャッシュされることになる) 3. キャッシュを無効化する 4. キャッシュ･メモリをフラッシュする (キャッシュされた命令は削除される) キャッシュをフラッシュするAPIについては10頁のTable 3を参照してください。キャッシュ・ロック・モードキャッシュ･ロック･モードは予測可能な実行のための特殊なモードで、これを必要とするアプリケーションがあります。キャッシュ･ロック･モードを有効化する前に、ソフトウェアはI-code経由での連続位置キャッシュ・ミスをシミュレートし、コードがキャッシュ･メモリにコピーされたことを確認します。8KB全部のコピーが完了後に、キャッシュ･ロック･モードが有効化されます。キャッシュ･ロック･モードを有効にした後は、0から8KBまでの任意のアクセスはキャッシュから直接読み出され、通常動作時にキャッシュが無効にされたりリフィルされたりすることはありません。8KBを超えるメモリ領域はキャッシュ不可能として扱われ、メモリ･マップ通りにアクセスされます。キャッシュ･ロック･モードはDDRかeNVMメモリのどちらかとしか使用できず、ロック･ベース･アドレスは Cortex-M3プロセッサのコード領域内になければなりません。キャッシュ･メモリにコピーされるコード･イメージは eNVMやDDRメモリ内にも存在します。キャッシュからコードを実行した後は、実行制御がメイン･メモリに移り残りのコード･イメージを実行します。キャッシュ･ロック･モードはダイナミックに有効化したり無効化したりできます。 5 SmartFusion2 SoC FPGA – キャッシュ･コントローラの構成 Figure 3にキャッシュ･ロック･モードでのシンプルなプログラム実行フローを示します。 Figure 3 • キャッシュ･ロック･モードでのシンプルなプログラム実行フローキャッシュ･ロック･モードを有効化/無効化するAPIについては10頁のTable 3を参照ください。デザインの説明このデザインではMMUART_0, eSRAM, DDRおよびeNVMメモリ･コントローラを使用します。このデザイン例では M3_CLKが111MHzで走るようにMSS CCCを構成し、これがCortex-M3プロセッサへのクロックをドライブします。キャッシュ･コントローラの構成は、MSSコンフィグレータ内のキャッシュ･コントローラ･ブロックを使ってもできるし、APIからもできます (10頁のTable 3)。このソフトウェア･アプリケーションは、キャッシュ･コントローラありとなしの場合それぞれでn番目のフィボナッチ数を計算し、実行時間を比較します。キャッシュ･ヒットとキャッシュ･ミスのようなキャッシュ・ステータス情報も取得し、キャッシュ･ヒット･レートおよびキャッシュ･ミス･レートも計算します。このアプリケーションはキャッシュ･メモリのフラッシングもサポートします。 6 ハードウェア･インプリメンテーションハードウェア･インプリメンテーションにはMSS、ファブリックCCC、オシレータを構成することをともないます。 Figure 4にキャッシュ･コントローラ構成の最上位SmartDesignの図を示します。 Figure 4 • 最上位SmartDesign MSS_CCCクロックはCLK_BASEポート経由でFCCCから供給されます。FCCCはGL0から100MHzを供給するように構成されます。Figure 5にM3_CLK, MDDR_CLK, APB_0_CLK/APB_1_CLKのシステム･クロック構成を示します。 Figure 5 • クロック構成シリアル･ターミナル･プログラムと通信するために MMUART_0 が FPGA ファブリック経由で配線されます。 7 SmartFusion2 SoC FPGA – キャッシュ･コントローラの構成 MDDR は DDR3 用に 333MHz で構成されます。MSS コンフィグレータにて MDDR を選択し、Mode Selection にて Double Data Rate を選択し、OK をクリックしてください。Figure 6 に MDDR 構成の設定を示します。Import Configuration をクリックして、DDR3 用のレジスタ構成をインポートしてください (DDR 構成ファイルについては 16 頁の付録 A を参照ください)。 Figure 6 • 8 MSS 外部メモリコンフィグレータ ® Figure 7 にLibero システム・オン・チップ (SoC) ソフトウェア内のMSSコンフィグレータからのキャッシュ･コントローラの構成を示します。 Figure 7 • Note: LiberoのMSSコンフィグレータからキャッシュ･コントローラを構成 MSSを通してキャッシュを許可することはこのアプリケーションノートデザインの中で必要とされません。ソフトウェア･インプリメンテーションこのソフトウェア･デザイン例は以下の動作を実行します: • キャッシュ･コントローラの有効化または無効化 • DDRメモリの場合のキャッシュ可能領域の選択 • キャッシュ･メモリのフラッシング • タイマを初期化して実行時間を測定 • キャッシュ･ヒット･レート、キャッシュ･ミス･レート、およびタスクの実行時間の計算 • MMUART_0を使ってシリアル･ターミナル･プログラム (例えばハイパーターミナル) への結果の表示このソフトウェア･デザイン例ではUARTベースのシリアル･コミュニケーションを使ってホストPC上のシリアル･ターミナル･プログラムと通信します。この例ではタスクとしてn番目のフィボナッチ数を探し出し、キャッシュ･コントローラありとなしの場合の結果を計算します。このアプリケーションは数字をランダムにセレクトし、フィボナッチ数を探します。キャッシュ･ヒット･レート、キャッシュ･ミス･レート、実行時間をシリアル・ターミナル・プログラム上に表示します。 9 SmartFusion2 SoC FPGA – キャッシュ･コントローラの構成このデザイン例では以下のアプリケーション･イメージが生成され、それはCortex-M3プロセッサのコード領域のボトム (0x0000_0000) にリマップされイメージを実行することができます。: 1. キャッシュ可能領域としてのeNVM 2. キャッシュ不可のDDR3メモリ内にスタックとデータ･セグメントを持つキャッシュ可能領域としてのDDR3。 DDR3メモリの128MBがキャッシュ可能領域として選択され、DDR3のそれに続く32KBがスタックおよびデータ/ヒープ・セクション用にスペアされます。アプリケーションのスタックおよびデータ/ヒープ・セクションはキャッシュ不可のDDR3領域にアロケートしなければなりません。 3. eSRAM内にスタックとデータ･セグメントを持つキャッシュ可能領域としてのDDR3。 DDR3メモリの128MBがキャッシュ可能領域として選択され、eSRAMの32KBがスタックおよびデータ/ヒープ・セクション用にスペアされます。ファームウェア・ドライバ: このアプリケーションでは以下のファームウェア･ドライバが使用されます。 • MSS MMUARTドライバ – • ホストPC上のシリアル･ターミナル・プログラムと通信するため MSSタイマ･ドライバ – タスクの実行時間を測定するため APIのリスト: キャッシュ･コントローラを構成するため、Table 3 にある以下のAPIがソフトウェア･デザイン内に実装されます。 Table 3 • キャッシュ･コントローラを構成するためのAPI API 説明入力パラメータ MSS_CC_enable キャッシュ･メモリを有効化する Void MSS_CC_disable キャッシュ･メモリを無効化する Void MSS_CC_enable_lock キャッシュ･ロック･モードを有効化する Void MSS_CC_disable_lock キャッシュ･ロック･モードを無効化する Void MSS_CC_flush_index キャッシュ･メモリ内のひとつのインデックスをフラッシュする。これはひとつのインデックスのみにおける4セットのタグすべてを無効化するために使われるインデックス値 MSS_CC_flush キャッシュ･メモリを同時にフラッシュする。これは4セットのタグすべてを無効化するために使われる Void MSS_CC_set_region キャッシュ可能領域サイズを128 MB, 256 MBまたは512 MBに設定キャッシュ可能領域の値 MSS_CC_get_miss_cnt ICodeバスからキャッシュ可能領域に発生したキャッシュ･ミスの総数を返す Void MSS_CC_get_hits_cnt ICodeバスからキャッシュ可能領域に発生したキャッシュ･ヒットの総数を返す Void MSS_CC_get_trans_cnt キャッシュ･エンジンで処理されたトランザクション･カウントの総数を返す Void デザインを走らせるこのアプリケーション・ノートは以下のデザイン・ファイルを提供し、ハードウェア・ソフトウェア要件、基板の設定とデザインを走らせるステップを説明します。 10 • キャッシュ可能領域としてのeNVM • キャッシュ不可のDDR3メモリ内にスタックとデータ･セグメントを持つキャッシュ可能領域としてのDDR3 • eSRAM内にスタックとデータ･セグメントを持つキャッシュ可能領域としてのDDR3 ソフトウェア要件 Table 4 • ソフトウェア要件ソフトウェアバージョン Libero SoC v11.2 SoftConsole 3.4 USB to UARTドライバ HyperTerminal/ Tera Term/ PuTTY オペレーティング・システム Windows XP SP2 - 32-bit/64-bit Windows 7 - 32-bit/64-bit ハードウェア要件 Table 5 • ハードウェア要件ハードウェアバージョン SmartFusion2開発キット Rev Dシリコン FlashPro4プログラマ USB A to Mini-B ケーブル 12 V アダプタ基板の設定 SmartFusion2 SoC FPGA開発キットの、以下のジャンパをTable 6で定めるように接続して下さい。ジャンパ接続をしている間、ボードの電源スイッチSW7はOFF位置になければなりません。 Table 6 • SmartFusion2 SoC FPGA 開発キットのジャンパ設定ピン (から) ジャンパピン (へ) J70, J93, J94, J117, J123, J142, J157, J160, J167, J225, J226, J227 1 (デフォルト) 2 J23 2 (デフォルト) 3 J129, J133 2 3 デザインを走らせるステップ次のステップがデザインの走らせ方です： 1. FlashPro4プログラマをSmartFusion2 SoC FPGA開発キットのJ59コネクタに接続して下さい。SmartFusion2 SoC FPGA開発キットのJ24コネクタに、USB mini-Bケーブルの一端を接続して下さい。USBケーブルのもう一方をホストPCに接続して下さい。12頁のFigure 8で示すように、USB-UARTブリッジ・ドライバーが自動的に検出されること（デバイスマネージャで確かめることができます）を確認して下さい。 Note: シリアル・ポートを構成しているCOMポート番号をコピーして下さい。12頁のFigure 8で示すように、 COMポート場所が「on USB Serial Converter D」として指定されています。 11 SmartFusion2 SoC FPGA – キャッシュ･コントローラの構成 Figure 8 • USB to UART Bridge ドライバ 2. USB-UARTブリッジ・ドライバーがインストールされていないならば、 www.microsemi.com/soc/documents/CDM_2.08.24_WHQL_Certified.zipからドライバをダウンロードして、インストールしてください。 3. 電源をJ18コネクタに接続し、電源スイッチSW7をONに切替て下さい。HyperTerminalプログラムをボー・レート57600、データ・ビット 8、ストップ・ビット 1、パリティなし、フロー制御なしで起動してください。コンピュータにHyperTerminalプログラムがないならば、PuTTYまたはTera Termなどの何らかの無料のシリアル・ターミナル・エミュレーション・プログラムを使用してください。HyperTerminal、Tera TermとPuTTY 設定にはConfiguring Serial Terminal Emulation Programsチュートリアルを参照してください。 4. 提供されたプログラミング・ファイル（¥M2S_AC389_DF¥Programming File¥CacheConfiguration.stp、16頁の「付録A」を参照して下さい）をFlashProソフトウェアを用いてSmartFusion2 SoC FPGA 開発キットにプログラムして下さい。 5. プログラミング成功の後、SW9スイッチを押してボードをリセットして下さい。 12 6. Figure 9で示すように、シリアル・ターミナル・プログラムは、ユーザー・オプションを表示します。 Figure 9 • ユーザ･オプション 7. オプションを選択し、コードを実行するためにCortex-M3プロセッサ・コード領域のボトム（0x0000_0000）にイメージをリマップして下さい。Figure 10で示す様にキャッシュ可能なメモリ・アプリケーション・イメージとしてeNVMを実行するには、オプション１を選択して下さい。14頁のFigure 11と14頁のFigure 12で示す様にキャッシュ可能なメモリ・アプリケーション・イメージとしてDDR3を実行するには、オプション2または 3を選択して下さい。 Note: アプリケーション・イメージ間を切り替えるにはSmartFusion2開発キット・ボードをリセットしてください。 Figure 10 • eNVMをキャッシュ可能領域として実行するアプリケーション 13 SmartFusion2 SoC FPGA – キャッシュ･コントローラの構成 Figure 11 • DDR3をキャッシュ可能領域として実行するアプリケーション Figure 12 • DDR3をキャッシュ可能領域として実行するアプリケーション 14 8. オプション1を選択すると、キャッシュ・コントローラを使用可能にして、タスクを実行します。Figure 13で示すように、アプリケーション・プログラムはキャッシュ・メモリあり、そしてキャッシュ・メモリなしでのタスク実行時間を計算し、また、キャッシュ・ステータス情報を表示します。 Figure 13 • キャッシュ･メモリを有効化してのキャッシュ･ステータス情報 9. オプション2を選択すると、キャッシュ・メモリを完全にフラッシュします。 Figure 14 • キャッシュ･メモリのフラッシュ結論このアプリケーションノートは、SmartFusion2 SoC FPGAデバイスによってサポートされるeNVMとDDRメモリ・リマップモードのキャッシュ・コントローラ構成を説明します。 15 SmartFusion2 SoC FPGA – キャッシュ･コントローラの構成付録A Microsemi SoC Products Groupウェブサイトからデザイン・ファイルをダウンロードすることができます： www.microsemi.com/soc/download/rsc/?f=M2S_AC389_DF デザイン・ファイルは、SmartFusion2 SoC FPGA 開発キットのLibero Verilog 、SoftConsoleソフトウェア・プロジェクト、プログラミング・ファイル ( *.stp) で構成されております。ディレクトリ構造と概要についてはデザイン・ファイルに含まれる Readme.txtファイルを参照してください。 Microsemi SoC Products Groupウェブサイトからリリース・モードでのプログラミング・ファイル (*.stp) をダウンロードすることができます：www.microsemi.com/soc/download/rsc/?f=M2S_AC389_PF プログラミングzipファイルは、SmartFusion2 SoC FPGA開発キットのSTAPLプログラミング・ファイル (*.stp)で構成されております。変更リスト以下のテーブルリストは、ドキュメントの各リビジョンの重要な変更点です。リビジョン* 変更点リビジョン5 (2013年11月) Libero SoC v11.2ソフトウェア･リリース向けに文書を更新 (SAR 52966). リビジョン4 (2013年11月) noteを更新 (SAR 51331). 頁 NA 9 Figure 5およびFigure 6 を更新 (SAR 51331). 7,8 Table 4およびTable 5 を最新バージョンのソフトウェアv11.1 SP2および最新シリコンRev Dで更新 (SAR 51331). 11 Table 6からジャンパJ2を削除 (SAR 51331). 11 リビジョン3 (2013年5月) Libero SoC v11.0ソフトウェア・リリース向けに文書を更新 (SAR 47616). NA リビジョン2 (2013年3月) Libero SoC v11.0 beta SP1リリース向けに更新 (SAR 45274). NA リビジョン1 (2012年11月) "キャッシュ可能領域としてeNVMをリマップする" セクションを修正 (SAR 42936). 3 "キャッシュ可能領域として外部RAMをリマップする" セクションを修正 (SAR 42936). 4 "キャッシュのフラッシュ" セクションを修正 (SAR 42936). 5 "ソフトウェア･インプリメンテーション" セクションを修正 (SAR 42936). 9 "デザインを走らせる" セクションを修正 (SAR 42936). 10 Figure 9, Figure 13 , Figure 14を更新 (SAR 42936). 13, 15 "結論" セクションを修正 (SAR 42936). 15 "付録A" セクションを修正 (SAR 42936). 15 Note: *リビジョン番号は型番のハイフンの後ろにあります。型番はこのドキュメントの最終頁の下に示されています。スラッシュの後ろに続く数字は発行した月と年を表します。 16 Microsemi Corporation (NASDAQ: MSCC) offers a comprehensive portfolio of semiconductor solutions for: aerospace, defense and security; enterprise and communications; and industrial and alternative energy markets. Products include high-performance, high-reliability analog and RF devices, mixed signal and RF integrated circuits, customizable SoCs, FPGAs, and complete subsystems. Microsemi is headquartered in Aliso Viejo, Calif. Learn more at www.microsemi.com. Microsemi Corporate Headquarters One Enterprise, Aliso Viejo CA 92656 USA Within the USA: +1 (949) 380-6100 Sales: +1 (949) 380-6136 Fax: +1 (949) 215-4996 © 2013 Microsemi Corporation. All rights reserved. Microsemi and the Microsemi logo are trademarks of Microsemi Corporation. All other trademarks and service marks are the property of their respective owners. 51900257-5/11.13 17