マニュアル Ver.2.3

Spartan-6 FPGA ボード
XCM-206 Rev2
ユーザーズマニュアル
Ver.2.3
ヒューマンデータ
目次
はじめに ........................................................................................................................................................... 1
ご注意 ................................................................................................................................................................ 1
改訂記録 ........................................................................................................................................................... 2
1. 共通ピン
共通ピンについて
ピンについて【
について【重要】
重要】 ......................................................................................................................... 2
2. 製品の
製品の内容について
内容について.......................................................................................................................................
について....................................................................................................................................... 3
3. 開発環境.............................................................................................................................................................. 3
4. 仕様 ....................................................................................................................................................................... 4
5. 製品説明.............................................................................................................................................................. 5
5.1.
5.2.
5.3.
5.4.
5.5.
各部名称 ........................................................................................................................................................................5
ブロック図 ...................................................................................................................................................................6
電源 ..................................................................................................................................................................................6
クロック ........................................................................................................................................................................7
設定スイッチ(SW3) ..................................................................................................................................................7
6. FPGA コンフィギュレーション ................................................................................................................... 8
6.1. JTAG/バウンダリスキャン ...................................................................................................................................8
6.2. コンフィグ ROM ファイルの作成 .......................................................................................................................9
6.3. コンフィグ ROM アクセス ......................................................................................................................................9
7. FPGA ピン割付
ピン割付け
割付け表 ........................................................................................................................................ 10
7.1. ユーザ I/O (CNA) ................................................................................................................................................... 10
7.2. ユーザ I/O (CNB) ................................................................................................................................................... 11
7.3. ユーザ I/O (CNC) ................................................................................................................................................... 12
7.4. ユーザ I/O (CND) ................................................................................................................................................... 13
7.5. MRAM（U11） .............................................................................................................................................................. 15
7.6. DDR2 SDRAM（U10） ............................................................................................................................................... 16
7.7. オンボードクロック............................................................................................................................................. 17
7.8. 外部クロック入力.................................................................................................................................................. 17
7.9. 汎用 LED ...................................................................................................................................................................... 17
7.10. 汎用スイッチ ......................................................................................................................................................... 17
7.11. 共通ピン ................................................................................................................................................................... 18
8. サポートページ .............................................................................................................................................. 19
9. 付属資料............................................................................................................................................................ 19
10.
10. お問い合せについて .................................................................................................................................. 19
XCM-206 (Ver.2.2)
はじめに
この度は Spartan-6 FPGA ボード XCM-206 シリーズをお買い上げいただきまして、誠にあり
がとうございます。
XCM-206 は、XILINX 社の高性能 FPGA Spartan-6 シリーズを用いた FPGA ボードで、電源回路、
クロック回路、コンフィギュレーション回路などを装備した、使いやすいボードになっていま
す。どうぞご活用ください。
ご注意
禁止
1
本製品には、民生用の一般電子部品が使用されています。
宇宙、航空、医療、原子力等、各種安全装置など人命、事故にかかわる
特別な品質、信頼性が要求される用途でのご使用はご遠慮ください。
2
3
水中、高湿度の場所での使用はご遠慮ください。
腐食性ガス、可燃性ガス等引火性のガスのあるところでの
使用はご遠慮ください。
基板表面に他の金属が接触した状態で電源を入れないでください。
定格を越える電源を加えないでください。
4
5
6
7
注意
8
9
10
11
12
13
XCM-206 (Ver.2.3)
本書の内容は、改良のため将来予告なしに変更することがありますので、
ご了承願います。
本書の内容については万全を期して作成しましたが、万一誤りなど、お気
づきの点がございましたら、ご連絡をお願いいたします。
本製品の運用の結果につきましては、7．項にかかわらず当社は責任を負
いかねますので、ご了承願います。
本書に記載されている使用と異なる使用をされ、あるいは本書に記載され
ていない使用をされた場合の結果については、当社は責任を負いません。
本書および、回路図、サンプル回路などを無断で複写、引用、配布するこ
とはお断りいたします。
発煙や発火、異常な発熱があった場合はすぐに電源を切ってください。
ノイズの多い環境での動作は保障しかねますのでご了承ください。
静電気にご注意ください。
1
改訂記録
日付
バージョン
2011/04/08
1.0
2011/07/04
1.1
2011/12/01
1.2
2011/07/26
2.0
2011/10/11
2011/12/01
2.1
2.2
2012/05/15
2.3
改訂内容
・初版発行
・ピンリスト誤植修正
・LX75 をラインナップより削除
・外形図修正
・製品リビジョン更新 (Rev2 における初版)
・上記に伴い、I/O 共通ピンについて追記
・ピンリスト誤植修正
・外形図修正
・ 3 章「開発環境」についての記述を編集
・ 10 章「お問い合せについて」を追加
1. 共通ピン
共通ピンについて
ピンについて【
について【重要】
重要】
本ボードでは、下表の Vref ピンが共通になっています。
VRFB
A2
C6
A16
A18
VRFD
AD7
V6
R6
L6
V09_REF
A23
L21
また、下記の IOB は Bank Group A の I/O に接続されています。（Rev2 より）
IOB46
IOB47
IOB48
IOB49
IOB50
IOB51
IOB52
IOB53
IOB54
IOB55
IOB56
IOB57
IOB58
IOB59
IOB60
IOB61
IOB62
IOB63
接続先
(BANK Group A)
J10
K9
H8
G7
H6
H5
G6
G5
F5
E5
E4
E3
C4
C3
C2
C1
B2
B1
E20
D20
J17
H17
J14
G14
E14
D15
F9
E9
D12
C12
D10
C10
D8
C8
E8
D7
2
XCM-206 (Ver.2.3)
これらピンの意図しないショートを避けるため、未使用ピンの設定を【Float】としておく
ことを推奨します。ISE での未使用ピン処理設定の確認は下記をご参照ください
１．【Generate Programming File】を右クリックして【Process Properties】を開きます
2.【Configuration Options】内の【Unused IOB Pins】を確認します
2. 製品の
製品の内容について
内容について
本パッケージには、以下のものが含まれています。万一、不足などがございましたら弊社宛
にご連絡ください。
FPGA ボード XCM-206
付属品
マニュアル（本書）
ユーザ登録はがき
1
1
1 *
1 *
* オーダー毎に各１部の場合があります。（ご要望により追加請求できます）
3. 開発環境
FPGA の内部回路設計には、回路図エディタや HDL 入力ツール、論理合成ツール等が必要です。
開発ツールの選択はユーザ様で行っていただくようお願いいたします。当社では開発ツールについて
のサポートと搭載デバイスそのもののサポートは一切行っておりません。
本マニュアルは、マニュアル作成時に当社で使用している開発ツールを元に作成しています。
XCM-206 (Ver.2.3)
3
4. 仕様
製品型番
XCM-206-LX100
XCM-206-LX150
搭載 FPGA
XC6SLX100-2FGG676C
XC6SLX150-2FGG676C
MRAM
MR2A16AYS35 (Everspin, 4Mbit)
DDR2SDRAM
MT47H32M16HR-25E:G (Micron, 512Mbit)
コンフィグ ROM
M25P64-VMF6P (Micron, 64Mbit)
オンボードクロック
50MHz、30MHz
外部入力クロック
4本
電源
DC 3.3[V]
基板寸法
54 x 86 [mm]
質量
約 38 [g]
ユーザ I/O
296 本
汎用スイッチ
4 (Push x2, Slide x2)
汎用 LED
8
I/O コネクタ
FX10A-80P/8-SV1(71) x2
FX10A-100P/10-SV1(71) x2 (ヒロセ電機)
プリント基板
ガラスエポキシ 10 層基板 1.6t
リセット信号
コンフィグ用リセット信号（typ.240ms）
JTAG コネクタ
SIL7 ピンソケット 2.54mm ピッチ
ステータス LED
POWER（赤）, DONE（青）
付属品
SIL7 ロングピンヘッダ（本体に取付け済み）x1
FX10A-80S/8-SV(71) x2
FX10A-100S/10-SV(71) x2 (ヒロセ電機)
スペーサ x4
消費電流
ユーザの FPGA デザインに依存します
*これらの部品
これらの部品や
部品や仕様は
仕様は変更となる
変更となる場合
となる場合がございます
場合がございます
4
XCM-206 (Ver.2.3)
5. 製品説明
5.1. 各部名称
クロック 50MHz
クロック 30MHz
汎用 SW
汎用 LED
電源 LED
JTAG コネクタ
DDR2SDRAM
DONE LED
Config ROM
設定 SW
部品面
ユーザ I/O (CNC)
ユーザ I/O(CNA)
MRAM
ユーザ I/O (CND)
ユーザ I/O(CNB)
はんだ面
XCM-206 (Ver.2.3)
5
5.2. ブロック図
ブロック図
3 .3 V INPUT
3 .3 V INPUT
E xt . Clock (Option)
Us er I/Os CNA
U s er I/Os CNC
64
84
148 GPIO
Os cillator
5 0 MHz, 30MHz
16
POR (240 ms typ.)
16
DDR 2SDRAM
(3 2M x16 bit)
MR A M
(2 56K x16 bit)
4
U s er Switch
Pus h x2
S lide x2
Spartan-6
8
Us er LED
C onfig. Device
M2 5P64
XC6SLX 100/150
-2FFG676C
J T AG
DON E LED
J TAG
B uffer
Power Circuit
2 .5V, 1.2V
1 .8V, 0.9V
C onfig. Switch
Power LED (3.3V)
148 GPIO
64
84
U s er I/Os CNB
V IO(B) INPUT
U s er I/Os CND
E xt . Clock (Option)
V IO(D) INPUT
X CM-206 Rev.C
5.3. 電源
電源は CNA, CNC より 3.3V を供給してください。内部で必要になる 2.5V、1.2V、1.8V、0.9V
はオンボードレギュレータにより生成されます。
CNB, CND からは I/O 用電源 VIO(B), VIO(D)を入力することが可能です。
外部から供給する 3.3V 電源は充分安定して、充分な余裕のあるものをご用意ください。い
ずれも 3.3V を超えることはできません。
詳しくは FPGA のデータシートや回路図などを参照してください。
6
XCM-206 (Ver.2.3)
5.4. クロック
オンボードクロックとして 50MHz(U8)と 30MHz(U9)を搭載しています。CNA, CNB コネクタよ
り外部クロックを入力することも可能です。
詳しくは回路図をご参照ください。
5.5. 設定スイッチ
設定スイッチ(
スイッチ(SW3
SW3)
設定スイッチ(SW3)によりコンフィギュレーションモードなどを変更することが可能です。
各ピンの詳細については Spartan-6 コンフィギュレーションユーザガイドをご参照ください。
SW3
番号
1
2
3
4
記号
X_HSWAPEN
X_M1
ASW0
ASW1
出荷時
OFF
OFF
OFF
OFF
説明
プルアップ設定
コンフィグモード
汎用
汎用
コンフィギュレーションモード
X_M1 の設定値
M[1:0]
モード
ON
01
Master Serial/SPI
11
JTAG
(Slave Serial)
OFF
(*) M0 は High に固定されています
X_HSWAPEN
コンフィギュレーション前のユーザ I/O の状態を設定します。
ON : プルアップ有り
OFF : プルアップ無し（ハイインピーダンス）
X_M1
コンフィギュレーションモードを設定します。
本来 JTAG モードにてご使用される場合の設定値は自由ですが、上記の設定値にてご使
用になることを推奨致します。
ASW0, ASW1
汎用用途としてご使用頂けます。
XCM-206 (Ver.2.3)
7
6. FPGA コンフィギュレーション
JTAG コネクタ(CN1)よりバウンダリスキャンを行い、FPGA へのコンフィギュレーションやコ
ンフィグ ROM のアクセスを行います。
コンフィグ ROM から FPGA へのコンフィギュレーションは、電源投入時に自動的に行われま
す。十分に検査した安全性のあるデータを書き込むようにしてください。
JTAG コネクタのピン配置は次表のとおりです。ケーブル接続時は誤接続に注意してください。
CN1
ピン番号
信号名
方向
1
GND
I/O
2
TCK
IN
3
TDO
OUT
4
TMS
IN
5
VCC(3.3V)
OUT
6
TDI
IN
7
GND
I/O
ダウンロードケーブルとの接続には、付属のロングピンヘッダをご利用いただけます。
注意
ダウンロードケーブルを接続する場合は、逆差しにご注意ください。
6.1. JTAG/
JTAG/バウンダリスキャン
FPGA を直接コンフィギュレーションするには、バウンダリスキ
ャンにより認識されたデバイスに bit ファイルを割りつけてプロ
グラムを実行します。コンフィグ ROM を使用したコンフィギュレ
ーションには下記をご参照ください。
8
XCM-206 (Ver.2.3)
6.2. コンフィグ ROM ファイルの
ファイルの作成
コンフィギュレーション ROM へ書き込むためには MCS ファイルが必要となります。書き込み
たい bit ファイルから、iMPACT を使用して作成することができます。作成方法の一例を以下に
示します。
(1) iMPACT にて「Create PROM File」をダブルクリックします
(2) 設定画面にて必要な項目を設定します
Storage Target: SPI Flash
Configure Single FPGA
Storage Device: 64M （１つ）
File Format: MCS
その他項目：任意
(3) 使用する bit ファイルを選択します
(4) iMPACT Processes のタブにある「Generate File…」をダブルクリックします
(5)「Generate Succeeded」と表記されれば完了です
6.3. コンフィグ ROM アクセス
バウンダリスキャン画面にて、下図のようにコンフィグ ROM に MCS ファイルを割付けます。
デバイスには【SPI PROM - M25P64】を選択してください。
右クリックから各コマンドを実行できます。コマンド実行時にはコンフィギュレーションモ
ードを Master Serial/SPI に設定する必要があります。
XCM-206 (Ver.2.3)
9
7. FPGA ピン割付
ピン割付け
割付け表
7.1. ユーザ I/O (CNA)
CNA)
BANK
Group
NET
LABEL
V33A
D
CLK_EXAP
A
A
A
A
A
A
A
IOA0
IOA1
IOA2
IOA3
IOA4
IOA5
IOA6
A
A
A
A
A
A
A
A
A
A
IOA7
IOA8
IOA9
IOA10
IOA11
IOA12
IOA13
IOA14
IOA15
IOA16
A
A
A
A
A
A
A
A
A
A
IOA17
IOA18
IOA19
IOA20
IOA21
IOA22
IOA23
IOA24
IOA25
IOA26
A
A
A
A
A
IOA27
IOA28
IOA29
IOA30
IOA31
FPGA Pin
電源予約
N.C
GND
T3
N.C
N.C
T22
U23
U21
U22
N21
P20
T19
GND
T18
R18
R17
P26
P24
R26
R25
T26
T24
U26
GND
U25
V26
V24
W26
W25
Y26
Y24
AA26
AA25
AB26
GND
AB24
AC26
AC25
AE26
AE25
CNA
1/3
5/7
9
11
13
15
17
19
21
23
25
27
29
31
33
35
37
39
41
43
45
47
49
51
53
55
57
59
61
63
65
67
69
71
73
75
77
79
2/4
6/8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
52
54
56
58
60
62
64
66
68
70
72
74
76
78
80
10
FPGA Pin
NET LABEL
電源予約
N.C
GND
T1
N.C
N.C
N24
M23
N23
N22
R24
R23
L23
GND
L24
K19
L19
M19
L18
T23
U24
V23
W24
R22
GND
R21
R20
R19
AD26
AD24
M18
N19
P17
P18
P22
GND
P21
L17
K18
N17
N18
V33A
BANK
Group
CLK_EXAN
D
IOA32
IOA33
IOA34
IOA35
IOA36
IOA37
IOA38
A
A
A
A
A
A
A
IOA39
IOA40
IOA41
IOA42
IOA43
IOA44
IOA45
IOA46
IOA47
IOA48
A
A
A
A
A
A
A
A
A
A
IOA49
IOA50
IOA51
IOA52
IOA53
IOA54
IOA55
IOA56
IOA57
IOA58
A
A
A
A
A
A
A
A
A
A
IOA59
IOA60
IOA61
IOA62
IOA63
A
A
A
A
A
XCM-206 (Ver.2.3)
7.2. ユーザ I/O (CNB)
CNB)
BANK
Group
NET
LABEL
VIO(B)
B
CLK_EXBP
B
B
B
B
B
B
B
IOB0
IOB1
IOB2
IOB3
IOB4
IOB5
IOB6
B
B
B
B
B
B
B
B
B
B
IOB7
IOB8
IOB9
IOB10
IOB11
IOB12
IOB13
IOB14
IOB15
IOB16
B
B
B
B
B
B
B
B
B
B
IOB17
IOB18
IOB19
IOB20
IOB21
IOB22
IOB23
IOB24
IOB25
IOB26
B
B
B
B
B
IOB27
IOB28
IOB29
IOB30
IOB31
FPGA Pin
電源予約
N.C
GND
C15
N.C
N.C
B22
A22
C21
A21
B20
A20
A19
GND
C19
D21
C20
D18
C18
F17
E17
J15
H15
C14
GND
D14
F16
E16
C17
A17
B14
A14
C13
A13
B12
GND
A12
C11
A11
B10
A10
CNB
1/3
5/7
9
11
13
15
17
19
21
23
25
27
29
31
33
35
37
39
41
43
45
47
49
51
53
55
57
59
61
63
65
67
69
71
73
75
77
79
2/4
6/8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
52
54
56
58
60
62
64
66
68
70
72
74
76
78
80
FPGA Pin
NET LABEL
電源予約
N.C
GND
A15
N.C
N.C
G8
F7
C9
A9
B8
A8
C7
GND
A7
B6
A6
C5
A5
A4
B4
E20
D20
J17
GND
H17
J14
G14
E14
D15
F9
E9
D12
C12
D10
GND
C10
D8
C8
E8
D7
VIO(B)
BANK
Group
CLK_EXBN
B
IOB32
IOB33
IOB34
IOB35
IOB36
IOB37
IOB38
B
B
B
B
B
B
B
IOB39
IOB40
IOB41
IOB42
IOB43
IOB44
IOB45
IOB46 *
IOB47 *
IOB48 *
B
B
B
B
B
B
B
B
B
B
IOB49
IOB50
IOB51
IOB52
IOB53
IOB54
IOB55
IOB56
IOB57
IOB58
*
*
*
*
*
*
*
*
*
*
B
B
B
B
B
B
B
B
B
B
IOB59
IOB60
IOB61
IOB62
IOB63
*
*
*
*
*
B
B
B
B
B
(*) これらのピンは Bank Group A のピンと並列に接続されています。詳しくは章１をご覧下さい(Rev.2 より)
XCM-206 (Ver.2.3)
11
7.3. ユーザ I/O (CNC)
CNC)
BANK
Group
NET
LABEL
V33A
A
A
A
A
A
A
A
IOC0
IOC1
IOC2
IOC3
IOC4
IOC5
IOC6
A
A
A
A
A
A
A
A
A
A
IOC7
IOC8
IOC9
IOC10
IOC11
IOC12
IOC13
IOC14
IOC15
IOC16
A
A
A
A
A
A
A
A
A
A
IOC17
IOC18
IOC19
IOC20
IOC21
IOC22
IOC23
IOC24
IOC25
IOC26
A
A
A
A
A
A
A
A
IOC27
IOC28
IOC29
IOC30
IOC31
IOC32
IOC33
IOC34
FPGA Pin
電源予約
N.C
GND
N.C
N.C
N.C
V22
W22
AA24
AA23
AC23
AC24
AE24
GND
AF25
AB22
AB21
AA22
Y22
Y21
Y20
W19
W18
AB15
GND
AC14
AA15
Y15
AD13
AC13
AB13
AA13
AF15
AE15
AF18
GND
AD18
AF19
AE19
AF13
AE13
AF11
AE11
AF7
CNC
1/3
5/7
9
11
13
15
17
19
21
23
25
27
29
31
33
35
37
39
41
43
45
47
49
51
53
55
57
59
61
63
65
67
69
71
73
75
77
79
81
83
85
2/4
6/8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
52
54
56
58
60
62
64
66
68
70
72
74
76
78
80
82
84
86
FPGA Pin
NET LABEL
電源予約
N.C
GND
N.C
N.C
N.C
AB17
AC17
V17
U17
AD15
AC15
V19
GND
V18
V20
U19
W12
V12
AD8
AF8
U20
T20
AF5
GND
AE5
AF6
AD6
AA9
AB9
AF9
AE9
L8
K8
N2
GND
N1
M3
M1
L2
L1
K3
K1
J1
V33A
BANK
Group
IOC42
IOC43
IOC44
IOC45
IOC46
IOC47
IOC48
A
A
A
A
A
A
A
IOC49
IOC50
IOC51
IOC52
IOC53
IOC54
IOC55
IOC56
IOC57
IOC58
A
A
A
A
A
A
A
A
A
A
IOC59
IOC60
IOC61
IOC62
IOC63
IOC64
IOC65
IOC66
IOC67
IOC68
A
A
A
A
A
A
A
A
A
A
IOC69
IOC70
IOC71
IOC72
IOC73
IOC74
IOC75
IOC76
A
A
A
A
A
A
A
A
：
12
XCM-206 (Ver.2.3)
：
A
A
IOC35
IOC36
A
A
A
A
A
IOC37
IOC38
IOC39
IOC40
IOC41
AE7
AF10
GND
AD10
AF12
AD12
AC12
AA12
87
89
91
93
95
97
99
88
90
92
94
96
98
100
J2
H1
GND
H3
G1
G2
F1
F3
IOC77
IOC78
A
A
IOC79
IOC80
IOC81
IOC82
IOC83
A
A
A
A
A
FPGA Pin
NET LABEL
BANK
Group
電源予約
N.C
GND
N.C
N.C
N.C
N7
N6
P5
N5
T8
T6
R5
GND
T4
P3
P1
W10
V10
M9
M8
Y9
Y8
P7
GND
P6
W8
W7
N4
N3
U5
V5
VIO(D)
7.4. ユーザ I/O (CND)
CND)
BANK
Group
NET
LABEL
VIO(D)
D
D
D
D
D
D
D
IOD0
IOD1
IOD2
IOD3
IOD4
IOD5
IOD6
D
D
D
D
D
D
D
D
D
D
IOD7
IOD8
IOD9
IOD10
IOD11
IOD12
IOD13
IOD14
IOD15
IOD16
D
D
D
D
D
D
D
IOD17
IOD18
IOD19
IOD20
IOD21
IOD22
IOD23
FPGA Pin
電源予約
N.C
GND
N.C
N.C
N.C
M10
N9
T10
U9
R9
P10
T9
GND
R10
N8
P8
R4
R3
U8
U7
V8
W9
AA4
GND
AA3
AB3
AB1
U2
U1
V3
V1
CND
1/3
5/7
9
11
13
15
17
19
21
23
25
27
29
31
33
35
37
39
41
43
45
47
49
51
53
55
57
59
61
63
2/4
6/8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
52
54
56
58
60
62
64
：
XCM-206 (Ver.2.3)
13
IOD42
IOD43
IOD44
IOD45
IOD46
IOD47
IOD48
D
D
D
D
D
D
D
IOD49
IOD50
IOD51
IOD52
IOD53
IOD54
IOD55
IOD56
IOD57
IOD58
D
D
D
D
D
D
D
D
D
D
IOD59
IOD60
IOD61
IOD62
IOD63
IOD64
IOD65
D
D
D
D
D
D
D
：
D
D
D
IOD24
IOD25
IOD26
D
D
D
D
D
D
D
D
D
D
IOD27
IOD28
IOD29
IOD30
IOD31
IOD32
IOD33
IOD34
IOD35
IOD36
D
D
D
D
D
IOD37
IOD38
IOD39
IOD40
IOD41
W1
W2
Y3
GND
Y1
AA2
AA1
AA5
AB5
Y6
AA7
AC1
AC2
AE2
GND
AE1
AD3
AD1
AE3
AF2
65
67
69
71
73
75
77
79
81
83
85
87
89
91
93
95
97
99
66
68
70
72
74
76
78
80
82
84
86
88
90
92
94
96
98
100
14
R2
R1
U4
GND
U3
V4
W3
W5
Y5
AB4
AC3
AA8
AB8
AB7
GND
AB6
AC5
AD5
AC4
AD4
IOD66
IOD67
IOD68
D
D
D
IOD69
IOD70
IOD71
IOD72
IOD73
IOD74
IOD75
IOD76
IOD77
IOD78
D
D
D
D
D
D
D
D
D
D
IOD79
IOD80
IOD81
IOD82
IOD83
D
D
D
D
D
XCM-206 (Ver.2.3)
7.5. MRAM（
MRAM（U11）
11）
MRAM
Pin Name
Pin
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
A17
DQL0
DQL1
DQL2
DQL3
DQL4
DQL5
DQL6
DQL7
DQU8
DQU9
DQU10
DQU11
DQU12
DQU13
DQU14
DQU15
G#
W#
E#
LB#
UB#
1
2
3
4
5
18
19
20
21
22
23
24
25
26
27
42
43
44
7
8
9
10
13
14
15
16
29
30
31
32
35
36
37
38
41
17
6
39
40
XCM-206 (Ver.2.3)
NET LABEL
FPGA Pin
MRAM_A1
MRAM_A2
MRAM_A3
MRAM_A4
MRAM_A5
MRAM_A6
MRAM_A7
MRAM_A8
MRAM_A9
MRAM_A10
MRAM_A11
MRAM_A12
MRAM_A13
MRAM_A14
MRAM_A15
MRAM_A16
MRAM_A17
MRAM_A18
MRAM_DQL0
MRAM_DQL1
MRAM_DQL2
MRAM_DQL3
MRAM_DQL4
MRAM_DQL5
MRAM_DQL6
MRAM_DQL7
MRAM_DQU8
MRAM_DQU9
MRAM_DQU10
MRAM_DQU11
MRAM_DQU12
MRAM_DQU13
MRAM_DQU14
MRAM_DQU15
MRAM_OE
MRAM_WE
MRAM_CE
MRAM_BE0
MRAM_BE1
AD9
AC9
V13
W14
Y13
AC20
AD21
AA18
AD19
AA19
E2
E1
D3
AB18
AA17
W13
AC11
V16
AA11
AB11
U12
U13
U15
Y10
W11
V11
AD17
Y18
W17
AC16
AA14
Y16
Y14
W16
V14
AC19
AB10
AD11
V15
15
7.6. DDR2
DDR2 SDRAM（
SDRAM（U10）
10）
RAM Pin
Name
NET LABEL
FPGA Pin
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13/RFU
A14/RFU
A15/RFU
BA0
BA1
BA2/RFU
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DDR_A0
DDR_A1
DDR_A2
DDR_A3
DDR_A4
DDR_A5
DDR_A6
DDR_A7
DDR_A8
DDR_A9
DDR_A10
DDR_A11
DDR_A12
DDR_A13
DDR_A14
DDR_BA0
DDR_BA1
DDR_BA2
DDR_DQ0
DDR_DQ1
DDR_DQ2
DDR_DQ3
DDR_DQ4
DDR_DQ5
DDR_DQ6
DDR_DQ7
DDR_DQ8
DDR_DQ9
DDR_DQ10
DDR_DQ11
DDR_DQ12
DDR_DQ13
DDR_DQ14
DDR_DQ15
B24
A25
G24
B25
G22
K20
K21
G23
H20
H21
H22
C24
D22
G20
G21
H18
G19
E24
G25
G26
H24
H26
E25
E26
D24
D26
K24
K26
J25
J26
L25
L26
N25
N26
16
RAM Pin
Name
NET LABEL
FPGA Pin
LDQS
LDQS#
UDQS
UDQS#
LDM
UDM
RAS#
CAS#
WE#
CK
CK#
CKE
ODT
-
DDR_LDQS_P
DDR_LDQS_N
DDR_UDQS_P
DDR_UDQS_N
DDR_LDM
DDR_UDM
DDR_RAS
DDR_CAS
DDR_WE
DDR_CK_P
DDR_CK_N
DDR_CKE
DDR_ODT
DDR_RZQ
DDR_ZIO
F24
F26
M24
M26
J24
J23
K22
J22
E23
C25
C26
F22
B26
B23
L20
XCM-206 (Ver.2.3)
7.7. オンボードクロック
周波数
NET LABEL
FPGA Pin
GCLK30_A
GCLK30_B
GCLK50_A
GCLK50_B
AF14
N20
AD14
M21
コネクタ
NET LABEL
FPGA Pin
CNA_11
CNA_12
CNB_11
CNB_12
CLK_EXAP
CLK_EXAN
CLK_EXBP
CLK_EXBN
T3
T1
C15
A15
LED
NET LABEL
FPGA Pin
L0
L1
L2
L3
L4
L5
L6
L7
ULED0
ULED1
ULED2
ULED3
ULED4
ULED5
ULED6
ULED7
H7
G3
J7
K6
J3
J4
J5
K5
SW
NET LABEL
FPGA Pin
SW1
SW2
SW3-3
SW3-4
PSW1
PSW2
ASW0
ASW1
K10
K7
L9
D1
30MHz
50MHz
7.8. 外部クロック
外部クロック入力
クロック入力
7.9. 汎用 LED
7.10. 汎用スイッチ
汎用スイッチ
XCM-206 (Ver.2.3)
17
7.11. 共通ピン
共通ピン
下記の汎用ピンは、VREF 機能を兼ねているため共通となっています。出力ポートとして使用
しないようにご注意ください。詳しくは1章をご参照ください。
VRFB
VRFD
V09_REF
A2
C6
A16
A18
AD7
V6
R6
L6
A23
L21
また、下記の IOB は Bank Group A の I/O に並列に接続されています。（Rev2 より）
IOB46
IOB47
IOB48
IOB49
IOB50
IOB51
IOB52
IOB53
IOB54
IOB55
IOB56
IOB57
IOB58
IOB59
IOB60
IOB61
IOB62
IOB63
E20
D20
J17
H17
J14
G14
E14
D15
F9
E9
D12
C12
D10
C10
D8
C8
E8
D7
接続先
(BANK Group A)
J10
K9
H8
G7
H6
H5
G6
G5
F5
E5
E4
E3
C4
C3
C2
C1
B2
B1
18
XCM-206 (Ver.2.3)
8. サポートページ
改訂資料やその他参考資料は、必要に応じて各製品の資料ページに公開致します。
http://www.hdl.co.jp/ftpdata/xcm-206/index.html
http://www.hdl.co.jp/support_c.html
回路図
ピン割付表
ネットリスト
...等
またサポートセンタも合わせてご活用ください。
http://www.hdl.co.jp/spc/
9. 付属資料
1. 基板外形図
2. 基板回路図（別紙）
10. お問い合せについて
お問い合せ時は、製品型番とシリアル番号を添えて下さるようお願い致します。
e-mail の場合は、[email protected] へご連絡ください。
または、当社ホームページに設置のお問い合せフォームからお問い合せください。
技術的な内容にお電話でご対応するのは困難な場合がございます。可能な限りメール
などをご利用くださるようご協力をお願いいたします。
おことわり
当社では、開発ツールの使用方法や FPGA などのデバイスそのものについて、サポー
ト外とさせていただいております。あらかじめご了承下さいませ。
XCM-206 (Ver.2.3)
19
D
C
B
A
1
1
2
2
21
2
FX10A-80P/8SV1
(HIROSE)
38
44
54
3
FX10A-100P/10SV1
(HIROSE)
41
82
86
3
(24)
4
SCALE
1/1
HDL
mm
(15)
11.Nov.30
ISSUED
DWG
UNIT
SIL 7-pin socket
SIL7 long pin header
Removable
4-φ3
CHK
(2)
4
1.6t
6
5
SHEET 1 OF 1
XCM206R1-DWG-B
DWG NO
B
REV
XCM-206 Outline drawing
TITLE
4.2
4.5
5
D
C
B
A
Spartan-6 FPGA ボード
XCM-206 シリーズ
ユーザーズマニュアル
2011/04/08 Ver.1.0 （初版）
2011/07/04 Ver.1.1
2011/12/01 Ver.1.2
2011/07/26 Ver.2.0 （Rev2）
2011/10/11 Ver.2.1
2011/12/01 Ver.2.2
2012/05/15 Ver.2.3 （Rev2）
有限会社ヒューマンデータ
〒５６７－００３４
大阪府茨木市中穂積１－２－１０
ジブラルタ生命茨木ビル
TEL : 072-620-2002
FAX : 072-620-2003
URL : http://www.hdl.co.jp/

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