日本語参考資料 最新版英語アプリケーション・ノートはこちら AN-1421 アプリケーション・ノート 高出力電流アプリケーションのための ADP1763 LDO レギュレータの並列接続 著者: Jason Duan、Justin Zhao 高速 A/D コンバータ（ADC）や D/A コンバータ（DAC）、ア ジャイル無線周波数（RF）トランシーバ、クロッキング、特定 用途向け集積回路（ASIC）、フィールド・プログラマブル・ゲ ートアレイ（FPGA）などの高性能ミクスド・シグナル製品の多 くは、信号チェーンの性能を最大化するクリーンな電源を提供 するために、超低ノイズ、低ドロップアウト（LDO）のリニ ア・レギュレータを必要とします。このように大規模なミック スド・シグナル集積回路（IC）は、より高レベルの機能の集積 化、低消費電力化の要求に応じて、多くのトランジスタを集積 する微細プロセス（例えば 28 nm 以下）を採用した設計を特長 とします。このような要件は電力要件にも影響します。コアの 電源電圧が低下し続ける一方、近年ではさらに多くのアナログ 機能やデジタル機能を搭載するため負荷電流が大幅に増加して います（例えば 3 A 以上）。 用途によっては超低ノイズと高負荷電流の両方の設計目標を満 たす LDO レギュレータを見つけることは非常に困難となってき ています。なぜなら、こうした LDO レギュレータは市場での入 手が非常に限られ、たとえ入手できるにしても非常に高価なも のになるためです。したがって、高電流アプリケーションでは LDO レギュレータを並列接続すると有効な場合があります。 LDO レギュレータを並列接続すると、高負荷時に複数の LDO レギュレータのパッケージに熱や電力損失を分散できるなど、1 個の LDO レギュレータを使用するよりも多くの利点が得られま す。また、LDO レギュレータを並列接続すると、単一 LDO レ ギュレータと比較して、それぞれの LDO レギュレータは低電流 状態で動作するため、ドロップアウト電圧が改善され、電源電 圧変動除去比（PSRR）性能も向上します。高性能ミックスド・ シグナル製品の電源を図 1 に示します。この図では 2 個の ADP1763 デバイスが並列接続され、コア電圧に電力を供給して います。 5V ADP2120 2A BUCK 2.4V ADP2166 1.3V 6A BUCK ADM7160 0.2A LDO 3.3V ADP7158 2A LDO 1.8V ADP1763 3A LDO ADP1763 3A LDO PARALLELING INTERFACE AVDD_1V8 HIGH PERFORMANCE MIXED-SIGNAL PRODUCT 1.0V/4A AVDD_1V0 14966-001 はじめに 図 1. ミックスド・シグナル製品の電源図 このアプリケーション・ノートでは、パッシブとアクティブの 2 種類の並列接続方式を紹介します。パッシブ並列接続の場合 は、2 個の調整可能な ADP1763 デバイスがバラスト抵抗によっ て並列に接続されます。アクティブ並列接続の場合は、低オフ セットのレール to レール・アンプ ADA4051-1 が ADP1763 デバ イスの出力電圧を調整し、2 個の ADP1763 デバイス間の電流差 を検出して電流分担を実現します。これら 2 つの方式の長所と 短所は、実験的なテスト結果により示されています。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって 生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示 的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有 者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 Rev. 0 ©2016 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 AN-1421 アプリケーション・ノート 目次 はじめに ..............................................................................................1 負荷レギュレーション ................................................................. 6 改訂履歴 ..............................................................................................2 ソフト・スタート ......................................................................... 6 電流分担方式 ......................................................................................3 ノイズ・スペクトル密度 ............................................................. 7 パッシブ並列接続 ..........................................................................3 熱テストの結果 ............................................................................. 7 アクティブ並列接続 ......................................................................4 まとめ ............................................................................................. 7 テスト結果 ..........................................................................................5 電流分担の精度 ..............................................................................5 改訂履歴 10/2016—Revision 0: Initial Version Rev. 0 － 2/7 － AN-1421 アプリケーション・ノート 電流分担方式 一般には、LDO レギュレータ間の出力電圧は許容誤差のためミ スマッチを生じることがあるので、2 個の LDO レギュレータを 単に並列に接続しただけでは電流分担を実現することはできま せん。この許容誤差には、LDO リファレンス電圧の差異、フィ ードバック抵抗のミスマッチ、プリント回路基板（PCB）の寄 生成分のミスマッチなどがあります。LDO レギュレータ間の出 力電圧のミスマッチは、負荷電流に大きなアンバランスを招く 可能性があります。最悪の場合、1 個の LDO が大部分の負荷を 担うために電流制限保護につながる可能性があります。 ADP1763 は、外付けバイアス電源を必要とせずに最小 1.1 V の 入力電圧の単電源で動作し、最大 3 A の出力電流を供給するよ うに設計された LDO リニア・レギュレータです。ADP1763 は 100 Hz ～ 100 kHz で 2 µV rms の超低出力ノイズを特長としてい ます。ADP1763 の超低出力ノイズは、LDO 誤差アンプをユニテ ィゲインに維持し、リファレンス電圧を出力電圧に等しくなる ように設定することによって実現されます。ユニティゲイン・ アーキテクチャの利点は、LDO 出力ノイズが出力電圧設定とは 独立していることです。詳細については、図 2 を参照してくだ さい。 ADP1763 VIN VREG VOUT INTERNAL BIAS SUPPLY SHORT-CIRCUIT, THERMAL PROTECTION SENSE IADJ EN パッシブ並列接続 電流分担の実際的な方法は、複数の LDO レギュレータ間の電流 分担を改善するために、それぞれのレギュレータ出力に同一の バラスト抵抗（RB1 と RB2）を追加することです。電流分担性 能をさらに高めるには、大きなバラスト抵抗が望まれます。し かし、大きなバラスト抵抗は負荷レギュレーションを劣化さ せ、ドロップアウト電圧を増加させます。したがって、バラス ト抵抗のトレードオフを考慮した慎重な設計が必要になりま す。2 個の ADP1763 デバイスの並列接続を図 3 に示します。出 力誤差を最小にするには、それぞれの REFCAP ピン同士と VADJ ピン同士を接続して、複数のデバイス間で電圧リファレ ンスを十分にマッチさせます。また、SS ピンと EN ピンも同様 に接続して、異なるデバイス間でソフト・スタート動作を同期 させます。アプリケーションでパワーグッド・インジケータ機 能が必要な場合は、PG ピン同士も接続します。 2 個の ADP1763 デバイスの REFCAP ピン同士を接続すると、主 な出力電圧誤差は、それぞれの ADP1763 出力に接続される誤差 アンプのオフセット電圧から生じます。この誤差アンプのオフ セット電圧の仕様は非常に小さく、-40 ℃ ～ +125 ℃ の温度範 囲で ±1.32 mV です。REFCAP ピンと VOUT ピンの間には ±1.32 mV の誤差しか生じないため、このオフセット電圧により、小 さなバラスト抵抗でも許容可能な電流分担精度を達成できま す。さらに、小さなバラスト抵抗では、低負荷レギュレーショ ンと低電力損失という利点も得られます。 ワーストケースを計算するには、VO1 を最悪の正のオフセット 電圧とし、VO2 を最悪の負のオフセット電圧とします。 VADJ VO1 = VREFCAP + VOFFSET VO2 = VREFCAP − VOFFSET PG 総出力電流 （IO） = 5 A かつ IO = IO1 + IO2 です。 SS BLOCK SS 14966-002 GND REFCAP 図 2. ADP1763 の内部ブロック図 ADP1763 DEVICE 1 VIN 1.8V 22µF 1µF 10µF 1µF EN VIN PG VIN SS VIN SENSE VIN VOUT REFCAP VOUT VREG VOUT GND VOUT VADJ 4.99kΩ 10kΩ EN PG 1nF RB1 VO1 10µF IO1 VOUT 22µF 1.5V/5A ADP1763 10µF 1µF 1µF DNI VO2 RB2 IO2 10µF 図 3. 2 個の ADP1763 デバイスのパッシブ並列接続 Rev. 0 － 3/7 － 14966-003 DEVICE 2 EN VIN PG VIN SS VIN SENSE VIN VOUT REFCAP VOUT VREG VOUT GND VOUT VADJ AN-1421 アプリケーション・ノート 図 4 の計算によると、ワーストケースの電流分担精度は 5 A 負 荷で ±11.6 % です。最大負荷電流は 2.789 A で、3 A の定格電流 よりも小さい値です。パッシブ電流分担方式を使用した 2 チャ ネル間の負荷レギュレーションを図 5 に示します。 バラスト抵抗の許容差（RS-TOL）は ±1 % です。ワーストケース を計算するには、VO1 電源電圧のバラスト抵抗が正の許容差を 持ち、VO2 電源電圧が負の許容差を持つと仮定します。 VO1 − IO1 × RB ×（1 – RS-TOL）= VO2 − IO2 × RB ×（1 + RS-TOL） RS-TOL = 1 % のとき、 VO1 I O × (1+ RS-TOL ) + I O1 = VO1 − VO2 VO2 RB 1 2 VOUT 2 IO2 = 5 A − IO1 I O2 − I O1 IO × 100% 5 A の負荷における電流分担精度および電圧低下とバラスト抵 抗との関係を図 4 に示します。バラスト抵抗が増加するにつれ て、電流分担精度が向上します。しかし、電圧ドループが大き くなるという欠点があります。約 10 % の電流分担精度と最小の 電圧ドループを達成するには、RB = 5 mΩ を選択します。 50 アクティブ並列接続 アクティブ電流分担方式はパッシブ電流分担方式とは異なり、 アクティブ電流分担ループを使用して、スレーブとマスタの LDO レギュレータ間の電流バランスを実現します。2 個の ADP1763 デバイスのアクティブ電流分担の例を図 6 に示しま す。ここには、第 1 の ADP1763 をマスタ LDO とした 2 個の ADP1763 デバイス、1 出力アンプである ADA4051-1、および各 LDO レギュレータの入力に接続された 2 個の 10 mΩ 電流検出抵 抗が含まれています。アンプ ADA4051-1 は電流差を検出し、そ の出力を第 2 の ADP1763 デバイスの VADJ ピンの帰還ノードに 接続してその出力電圧を調整し、電流をバランスさせます。 50 30 30 VDROOP (RB) 20 20 10 10 0 2 4 6 8 10 VOLTAGE DROOP AT 5A (mV) 40 0 14966-004 CURRENT SHARING ACCURACY (%) 40 IO1 図 5. パッシブ並列接続の負荷制御 CS (RB) 0 IO 2 IO2 ここで、CSACCURACY は電流分担精度です。 14966-005 CSACCURACY = BALLAST RESISTANCE (mΩ) 図 4. 電流分担（CS）精度および電圧ドループと バラスト抵抗との関係 ADP1763 10mΩ VIN 1.8V 22µF 10µF 1µF 1µF DEVICE 1 EN VIN PG VIN SS VIN SENSE VIN REFCAP VOUT VOUT VREG VOUT GND VOUT VADJ 10kΩ EN PG 1nF IO1 10kΩ VOUT VO1 10µF 22µF 1.5V/5A ADP1763 DEVICE 2 2.2kΩ 2.2kΩ 1µF ADA4051-1 200kΩ 100Ω 1µF EN VIN PG VIN SS VIN SENSE VIN REFCAP VOUT VOUT VREG VOUT GND VOUT VADJ VO2 IO2 9.09kΩ 10µF 1µF 図 6. 2 個の ADP1763 デバイスのアクティブ並列接続 Rev. 0 － 4/7 － 14966-006 10mΩ 10µF AN-1421 アプリケーション・ノート テスト結果 2 つの電流分担方式を比較し性能を検証するために、図 7 およ び図 8 に示すような、2 個の ADP1763 デバイスを搭載した電流 分担評価ボードを設計しました。 電流分担の精度 2 つの評価ボードの電流分担精度を図 9 と図 10 に示します。テ スト結果から、アクティブ電流分担の精度は広範囲の負荷で ±1 % 未満です。パッシブ電流分担の精度はフル負荷時で約 ±5 % で、ほとんどのアプリケーションで許容される値です。ア クティブ電流分担方式はパッシブ電流分担方式よりも電流分担 の結果が改善され、特にパッシブ電流分担方式において固定オ フセット誤差が大きくなる軽負荷状態で改善されます。 50 図 7. パッシブ電流分担評価ボード PASSIVE PARALLELING CURRENT SHARING ACCURACY (%) 14966-007 40 30 20 BOARD 2 10 0 –10 BOARD 1 –20 –30 –50 0 1 3 2 4 5 LOAD CURRENT (A) 14966-009 –40 図 9. パッシブ並列接続の電流分担精度と負荷電流の関係 1 BOARD 2 0 BOARD 1 –1 –2 0 1 2 3 LOAD CURRENT (A) 4 5 14966-010 図 8. アクティブ電流分担評価ボード ACTIVE PARALLELING CURRENT SHARING ACCURAC Y (%) 14966-008 2 図 10. アクティブ並列接続の電流分担精度と負荷電流の関係 Rev. 0 － 5/7 － AN-1421 アプリケーション・ノート 負荷レギュレーション ソフト・スタート パッシブ並列接続ではそれぞれの ADP1763 の出力にバラスト抵 抗を使用するため、負荷電流の増加とともに出力電圧はドルー プします。図 11 に示すテスト結果から、パッシブ並列接続の負 荷レギュレーションは約 1.3 % であるのに対して、アクティブ 並列接続の負荷レギュレーションは約 0.5 % であり、パッシブ 並列接続よりもはるかに低いことを図 12 は示しています。 フル負荷状態でのパッシブとアクティブの並列接続のソフト・ スタート波形を図 13 と図 14 に示します。図 13 と図 14 の波形 に示すように、出力電圧はパッシブ並列接続とアクティブ並列 接続のいずれでも単調増加します。 VOUT 1.495 2 IOUT 1.490 1.485 3 CH2 500mV CH3 2A 1.475 0 1 2 3 4 5 LOAD CURRENT (A) M4ms 270mV 図 13. パッシブ並列接続のソフト・スタート 図 11. パッシブ並列接続の出力電圧と負荷電流 VOUT 1.509 1.507 1.505 2 IOUT 1.503 1.501 1.497 CH2 500mV M4ms A CH2 270mV CH3 2A Ω 1.495 0 1 2 3 4 LOAD CURRENT (A) 5 図 14. アクティブ並列接続のソフト・スタート 図 12. アクティブ並列接続の出力電圧と負荷電流 Rev. 0 － 6/7 － 14966-014 3 1.499 14966-012 ACTIVE PARALLELING OUTPUT VOLTAGE (V) A CH2 Ω 14966-013 1.480 14966-011 PASSIVE PARALLELING OUTPUT VOLTGE (V) 1.500 AN-1421 アプリケーション・ノート ノイズ・スペクトル密度 熱テストの結果 5 A の負荷に対するパッシブ並列接続とアクティブ並列接続の ノイズ・スペクトル密度をそれぞれ図 15 と図 16 に示します。 テスト結果から、アクティブ並列接続とパッシブ並列接続のノ イズ・スペクトル密度性能にはあまり差がないことがわかりま す。 ボードの熱テストの結果を図 17 と図 18 に示します。図 17 と図 18 に示すように、どの ADP1763 デバイスも熱的にバランスが取 れています。 NOISE SPECTRAL DENSITY (nV/√Hz) 100k 5A 10k 1k 100 1 10 100 1k 10k 100k 1M 10M FREQUENCY (Hz) 14966-015 1 14966-017 10 図 17. パッシブ並列接続の熱テスト 図 15. パッシブ並列接続のノイズ・スペクトラム密度（NSD）の 周波数特性、VIN= 1.8V、IO = 5 A 100k 10k 1k 100 1 14966-018 10 1 10 100 1k 10k 100k 1M 10M FREQUENCY (Hz) 図 16. アクティブ並列接続の NSD の周波数特性、 VIN= 1.8V、IO = 5 A Rev. 0 14966-016 NOISE SPECTRAL DENSITY (nV/√Hz) 5A 図 18. アクティブ並列接続の熱テスト まとめ このアプリケーション・ノートでは、高出力電流 LDO アプリケ ーションにおいて、パッシブ電流分担およびアクティブ電流分 担を使用した、LDO レギュレータを並列接続する 2 つの方法を 紹介しました。電流分担精度、負荷レギュレーション、ソフ ト・スタート、ノイズ・スペクトル密度、熱性能など、設計上 の検討事項とテスト結果を示しました。 － 7/7 －
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