H28 年度ﾃﾞｨｼﾞﾀﾙ回路 IⅠ 演習 3 年電子ｼｽﾃﾑ工学科出席番号（）氏名（）

H28 年度
ﾃﾞｨｼﾞﾀﾙ回路 IⅠ
演習
3 年電子ｼｽﾃﾑ工学科
科目担当：月本功 (1/2)
）氏名（
）
出席番号（
問題 1
問題 3
(1)HDL の正式名称を英語と日本語で答えなさい(10 点)。
全加算器(FA)を使用した図 2 の 4 ビット並列加算器(Adder4)のﾘｽ
英語
ﾄ 2 の VHDL 記述を完成させなさい。
：
Adder4
日本語：
(2)HDL が使用される理由を答えなさい(5 点)。
U3:FA
A
A(3)
B(3)
Co
B
大規模 LSI 設計では，回路図による設計手法では限界があ
C
S
U2:FA
A
Co
Co
S(3)
c2
るため，機能レベルでの設計や階層設計が可能な HDL を
A(2)
B(2)
用いることで，より効率的な設計を行うことができるた
B
め。
C
S
U1:FA
A
Co
S(2)
c2
A(1)
B(1)
(3)下記のうち，HDL を 5 つ選びなさい(5 点)。
B
C
S
U0:FA
A
Co
S(1)
c1
(a)VisualC++ (b) FORTRAN (c)SFL (d)Verilog-HDL
A(0)
(e)ImpulseC (f)Basic (g)AHDL (h)Java (i)html (j)ABEL
B(0)
'0'
B
c0
C
S
S(0)
【解答】
(a)構成
問題 2
図１の回路を記述したﾘｽﾄ 1 の VHDL 記述を完成させなさい。
Entity 名： Adder4
入力 Port： A, B 【型】std_logic_vector(3 downto 0)
出力 Port :S
【型】std_logic_vector(3 downto 0)
CO
【型】std_logic
(b)enitity 情報
SRFF
nS
図 2 ４ビット並列加算器
s0
s1
nR
Q
nQ
図1
end [
architecture
library ieee;
use ieee.std_logic_1164.all;
entity [
Entity 名： SRFF
入力 Port 名： nS, nR
出力 Port 名： Q, nQ
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
entity [
]
]
[
]
]
component FA is
end [
architecture
end component;
]
[
]
begin
begin
end [
end [
]
ﾘｽﾄ 1
]
ﾘｽﾄ 2
H28 年度
ﾃﾞｨｼﾞﾀﾙ回路 IⅠ
演習
3 年電子ｼｽﾃﾑ工学科
出席番号（
科目担当：月本功 (2/2)
）氏名（
）
問題４
(1)ﾘｽﾄ 3 の回路動作を示す真理値表（表 1）を完成させなさい。
library ieee;
use ieee.std_logic_1164.all;
entity SRFF is
port(
S, R : in std_logic;
Q, nQ : out std_logic);
end SRFF;
architecture RTL of SRFF is
signal qq: std_logic;
begin
u0 : process(S, R)
begin
if R=’1’ then
qq<=’0’;
elsif S=’1’ then qq<=’1’;
end if;
end process;
Q <= qq;
nQ <= not qq;
end RTL;
library ieee;
use ieee.std_logic_1164.all;
entity MUX is
port(
A, B, C : in std_logic_vector(3 downto 0);
Z
: out std_logic_vector(3 downto 0);
SEL : out std_logic_vector(1 downto 0));
end MUX;
architecture RTL of MUX is
begin
表1
S
R
0
0
1
0
1
0
1
1
Q
nQ
ﾘｽﾄ 3
end RTL;
(2) ﾘｽﾄ 4,5 は表 2 の回路（ﾏﾙﾁﾌﾟﾚｸｻ）の VHDL 記述である。
ﾘｽﾄ 4
ﾘｽﾄ 4 に process 文の case 文，ﾘｽﾄ 5 に process 文の if 文，で完
成させなさい。
問題 5
表2
SEL
0
0
1
1
0
1
0
1
(1)std_logic 型の持つ値と，意味を関連付けないさ。
Z
A
B
C
"0000"
Entity 名： MUX
入力 Port： A, B, C 【型】std_logic_vector(3 downto 0)
SEL 【型】std_logic_vector(1downto 0)
出力 Port : Z
【型】std_logic_vector(3 downto 0)
U
W
0
X
L
1
Z
H
-
(a)ハイインピーダンス，(b)未初期化，(c)不定，(d)1，
(e)0，(f)弱い信号の不定，(g)ドントケア，(h)弱い信号
の 1，(i)弱い信号の 0，
(2)VHDL におけるデータタイプをすべて答えなさい。
※機能：SEL の値の応じ、Z に出力する入力(A,B,C)を選択する。
library ieee;
use ieee.std_logic_1164.all;
entity MUX is
port(
A, B, C : in std_logic_vector(3 downto 0);
Z
: out std_logic_vector(3 downto 0);
SEL : out std_logic_vector(1 downto 0));
end MUX;
architecture RTL of MUX is
begin
end RTL;
ﾘｽﾄ 4

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