二重系回路に適した 遅延故障テスト容易化設計 千葉大学 大学院融合科学研究科 助教 難波 一輝 教授 伊藤 秀男 1 発表の流れ • 技術考案の背景 • 新技術の説明 • 新技術の有効性、今後の展望 2 背景 高速化・低電力化 高速化・低電力化 → → 低ノイズ耐性 低ノイズ耐性 サイドチャネル攻撃 サイドチャネル攻撃 → → セキュリティ回路 セキュリティ回路 ノイズに対しロバストな回路構成 ノイズに対しロバストな回路構成 セキュリティ回路構成 セキュリティ回路構成 二重系回路（デュアル回路構造・二線式回路） 二重系回路（デュアル回路構造・二線式回路） 3 背景 動作速度の高速化 動作速度の高速化 動作タイミングに起因する故障の増加 動作タイミングに起因する故障の増加 遅延故障テストの重要性の増加 遅延故障テストの重要性の増加 4 背景 二重系回路 二重系回路 →回路規模増加 →回路規模増加 遅延故障テスト 遅延故障テスト →テストデータ量、テスト時間増 →テストデータ量、テスト時間増 遅延故障テストコストの増大 遅延故障テストコストの増大 二重系回路に適した遅延故障テスト容易化設計 二重系回路に適した遅延故障テスト容易化設計 5 遅延故障テストとは • • • 入力から出力までの遷移の伝播の速度のテスト 2つの入力パターンを用いて行う 出力の伝播が規定時間内(1クロック内)であればパス そうでなければフェイル 10 11 00 0 1 00 11 11 6 遅延故障テスト対象パス • • • 回路内には, 一般に多数のフリップフロップ (FF ) が存在 入力線→FF, FF→FF, FF→出力線間のパスのテストが必要 入力線だけでなくFFへの値の設定の容易性の考慮が必要 7 スキャンテストとは • • • 最も代表的なテスト容易化設計（ＤＦＴ）の一つ 順序回路内のＦＦを用いてシフトレジスタ（スキャンチェーン）を構成できるよ うに修正 シフトレジスタからＦＦに任意の値を設定可能 1 0 Scan In 0 1 0 1 0 1 0 Scan Out 0 8 従来技術(スキャンテスト)とその問題点 ブロードサイド法(LoC) ブロードサイド法(LoC) スキュードロード法(LoS) スキュードロード法(LoS) ×低い故障検出率 ×低い故障検出率 ○小面積 ○小面積 (スタンダードスキャン) (スタンダードスキャン) エンハンスドスキャン エンハンスドスキャン ×面積オーバヘッド大 ×面積オーバヘッド大 ○高い故障検出率 ○高い故障検出率 9 提案遅延故障テスト容易化スキャン • 二重系回路に適した遅延故障テスト 容易化スキャン設計 – 二線式回路 – デュアル回路 10 新技術の特徴・従来技術との比較 二線式回路テスト容易化法 二線式回路テスト容易化法 十分な故障検出率 十分な故障検出率 時間コスト 時間コスト エンハンスドスキャンの1/2程度 エンハンスドスキャンの1/2程度 面積 面積 スタンダードスキャンとほぼ同様 スタンダードスキャンとほぼ同様 デュアル回路構造テスト容易化法 デュアル回路構造テスト容易化法 十分な故障検出率 十分な故障検出率 時間コスト 時間コスト エンハンスドスキャンとほぼ同様 エンハンスドスキャンとほぼ同様 面積コスト 面積コスト エンハンスドスキャンより１３％ エンハンスドスキャンより１３％ 削減 削減 11 想定される用途 二線符号を用いた耐サイドチャネル攻撃回 二線符号を用いた耐サイドチャネル攻撃回 路のための遅延故障テスト容易化 路のための遅延故障テスト容易化 二重系耐故障回路、デュアルプロセッサの 二重系耐故障回路、デュアルプロセッサの 遅延故障テスト容易化 遅延故障テスト容易化 12 想定される業界 想定されるユーザー 想定されるユーザー LSIメーカ様、LSI部門を有する企業様、 LSIメーカ様、LSI部門を有する企業様、 テストハウス様 テストハウス様 13 実用化に向けた課題 -実用的な回路での検証 -実用的な回路での検証 最大動作クロック周波数とテストクロック周波数 最大動作クロック周波数とテストクロック周波数 の実験データを取得し、実チップに適用していく の実験データを取得し、実チップに適用していく 場合の条件設定 場合の条件設定 -実チップでの検証 -実チップでの検証 -商用化 -商用化 14 企業への期待 -実用化への向けての評価、商用化への課題 -実用化への向けての評価、商用化への課題 の解決のサポート の解決のサポート -LSIの設計, -LSIの設計, テストにおいて現場での問題の テストにおいて現場での問題の リアルタイムでの情報の御提供 リアルタイムでの情報の御提供 15 本技術に関する知的財産権 • 発明の名称 • 出願番号 • 発明の名称 • 出願番号 • 出願人 • 発明者 ：半導体集積回路及び 半導体集積回路の検査方法 ：特願２００７-２３３３４６号 ：半導体集積回路 ：特願２００７-２３３３８８号 ：千葉大学 ：加藤 健太郎、 難波 一輝、伊藤 秀男 16 その他の研究・知財 • 製造テスト容易化設計 – 遅延故障、プログラムデバイス、etc... • 耐ソフトエラー設計 – – – – 池田(大学院生), 難波, 伊藤, "半導体集積回路," PCT/JP2008/057637 難波, 伊藤, "エラートレラントが可能な半導体集積回路,“ 特願2006-270787号 難波, 伊藤, “半導体集積回路,” 特願2006-266835号 佐々木 (大学院生), 難波, 伊藤, “エラートレラント方法及びその方法を実現可能な 半導体集積回路," PCT/JP2007/055342. – 難波, 伊藤, "半導体集積回路及びそのテスト方法," PCT/JP2007/053835 – 難波, 伊藤, "半導体集積回路," PCT/JP2007/053937 – 難波, 伊藤, "半導体集積回路," PCT/JP2006/300022 17 お問い合わせ先 千葉大学 産学連携・知的財産機構 特許流通アドバイザー 村上武志 ＴＥＬ 043-290-2230 ＦＡＸ 043-290-3519 e-mail [email protected] 18
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