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差動インバータを用いたPLL回路
のシミュレーション
M1 佐野祐太
目的
• インバータを用いたPLL回路
– 実際にレイアウトまでして、刻み幅約80ps
• さらに刻み幅を細かくできないか?
⇒差動インバータの利用
臼井さんのスライドより
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差動インバータの回路図
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• この回路のメリット
– 単純に刻み幅はインバータ
の半分
– PMOS1とNMOS1のゲート電
圧によって立ち上がりと立
ち下がりの調整ができる。
⇒フィードバックによってノイ
ズをある程度抑えることが
できる可能性
要請:Out1とOut2の立ち上がりは完全に交互に。
かつ刻み幅を小さく。
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シミュレーション方法
• 10個つなげて、Vin1とVin2に周期2nsの逆位相のパルス
を入力
• 各ワイヤーの電圧を調べた(次ページ)
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各ワイヤーでの信号
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• PMOS1,NMOS1:W=20μm,L=240nm
番号は前ページのワイヤーのラベル
• CMOS2,3:W=2μm,L=180nm
• Vp=0V,Vn=1.8V
立ち上がり
立ち下がり
刻み幅が一定
でない。
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刻み幅を一定にする
• NMOS1:W=1.2μm,L=240nmに変更
– 立ち上がり:63ps 立ち下がり:60ps
– 刻み幅:35ps
– 立ち上がりと立ち下がりの交差点での電圧:850mV
• 立ち上がりと立ち下が
りの時間を等しくする
ことでDelay間隔が等し
くなる傾向
• 刻み幅の限界を調べ
たい
⇒W,L値の最適化の手法
を確立すべき
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最適化の順序
①PMOS1,NMOS1の無い
状態で、Delayが最小、
かつ刻み幅が一定にな
るように、インバータ部
のCMOSのW,Lを最適化
②PMOS1,NMOS1をつけ
て、同じようにW,Lを最
適化
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インバータ部のCMOSのW値の最適化
• WPMOS≃1.33WNMOSでDelayが極
小の傾向
• この比を保ったままWを
変化させ、Delayを調べた
⇒WNMOS=5μmを選択
Wnmos[m]
Wpmos
220n
300n
500n
670n
2.0μ
2.8μ
10μ
13μ
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←Wn=2μmの時、
Wpを変化させて
いった時のDelay
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インバータ部のCMOSのL値の最適化
• Lの場合は極小値を
取らなかった
• 全てのCMOSのLを一
括して変化
• Lが小さい程、Delayが
小さい
• L=180nmを選択
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Ln=300nmの時
Lp=180,230,280,330,380,430,480,530,580nm
L=180,230,280,330,380,430,480,530,580nm
Delay幅の調整
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• 電子の移動度>ホールの移動度
⇒PMOSのWを大きくすればよい
• WPMOS=11μmで刻み幅25psになった
before
after
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 WPMOS=6.65μm
• Delay:24.5ps
• 49ps=18ps+31ps
 WPMOS=11μm
• Delay:25ps
• 50ps=25ps+25ps
PMOS1のW,L値の最適化
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• PMOS1のW,L値を変化
させて、Delayを調べた。
(VconP=1.8V)
L=180nm,240nm,300nm,
360nm,420nm
⇒W=100μm,L=240nm
を選択
NMOS1のW,L値で設定
• 刻み幅が一定になるよう
にW,L値を決める
⇒W=20μm,L=240nmを選択
• 最終的な結果は、
– 刻み幅:28ps
– 立ち上がり:37ps
– 立ち下がり:43ps
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まとめと今後
• 差動インバータの刻み幅として、28psという結
果を得た。
• 今後
– VconP+ VconN=CONSTとなるような回路を入れ、
VconPの値と差動インバータの出力の振る舞いを
調べる。
– リングオシレータを構成し、発振させて、振る舞い
を調べていく。
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Back up
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Delayが極小になる時の
インバータ部のW,L値
Wnmos[m]
Wpmos
220n
300n
500n
670n
2.0μ
2.8μ
10μ
13μ
←Wn=2μmの時、
Wpを変化させて
いった時のDelay
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インバータ部のLの最適化
• Wの時のように、Lの変化によってDelayは極
小値を取らない
↓Ln=300nmにした時のLpの値とその時の信号
• Lpが小さい程Delayが
小さい
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