Labor Mikroprozessoren Spezialausgabe #1 - Speicherbausteine -1- Allgemeines zu Speicherbausteinen Übersicht über die wichtigsten Speicherbaustein-Typen Allgemeiner Aufbau von Speicherbausteinen Die Speicherzellen eines Speicherbausteines sind matrixförmig in Zeilen (Wortleitungen) und Spalten (Bitleitungen) angeordnet. Diesen Aufbau finden wir in allen ROM- und RAMBausteinen und ihren Varianten. Die Speicherzellen sitzen an den Kreuzungspunkten der Leitungen, jede Speicherzelle enthält dabei 1 Bit. Ein Teil einer angelegten Adresse geht an den Spaltenadressdekoder, der andere Teil geht an den Zeilenadressdekoder. So kann man jede einzelne Speicherzelle durch Anlegen der geeigneten Adresse aktivieren. _________________________________________________________________________________ Stand: 03.März 2015 Labor Mikroprozessoren Spezialausgabe #1 - Speicherbausteine -2- Ein Baustein mit 32 Speicherzellen muss auf seinem Adressbus 32 verschiedene Adressen darstellen können, er benötigt also 5 Adressleitungen (00000b – 11111b = 32 Zustände). Der Adressteil, der an den Zeilendekoder geführt ist, aktiviert die Zeile, innerhalb derer sich die anzusprechende Speicherzelle befindet. Alle in dieser Zeile angeschlossenen Speicherzellen geben daraufhin ihren Inhalt auf die Bitleitungen aus. Der Adressteil am Spaltenadressdekoder wählt eine einzige Bitleitung aus und gibt ihr Signal am Datenanschluss aus. Beim Beschreiben einer Zelle läuft der gleiche Vorgang ab mit dem Unterschied, daß nun der Datenanschluss als Eingang dient und alle Speicherzellen der selektierten Wortleitung aufnahmebereit sind. Die Umschaltung zwischen Lese- und Schreibbetrieb erfolgt über einen separaten R/WAnschluß (Read/Write). Wie jeder an ein Mikroprozessorsystem anzuschließender Baustein verfügt ein Speicherbaustein natürlich auch über einen Aktivierungseingang (Chip Select, aktiv low). Die Organisation von Speicherbausteinen Die Organisation eines Speicherbausteines gibt an, wieviele Speicheradressen vorhanden sind und wieviele Bit jede Adresse umfasst. Ein Baustein mit 4096 Speicherzellen zu je 1 Bit benötigt also 12 Adressleitungen (4096 = FFFH = 12 Bit) und besitzt 1 Datenleitung. Man spricht dann von einem Baustein mit einer 4kx1 Bit-Organisation. Bei Bausteinen, in denen die oben beschriebene Speicherzellenmatrix mehrfach vorhanden ist, werden pro Adresse soviele Bit angesprochen, als Matrizen vorhanden sind. Ist z.B. eine Speicherzellenmatrix von 4096 Speicherzellen insgesamt viermal vorhanden, besitzt der Baustein eine Organisation von 4kx4 Bit. Vorhanden sind dann wieder 12 Adressleitungen, der Datenbus ist aber nun 4 Bit breit (pro Adresse werden immer 4 Bit ausgegeben). Die Datenbusbreiten gängiger Mikroprozessoren betragen 8, 16, 32 und 64 Bit. Daher besitzen auch Speicher für Mikroprozessorsysteme in der Regel eine Byte-, Word- oder Longword-Organisation. Das Zusammenschalten von Bausteinen ist ebenfalls möglich. So kann man z.B. an eine CPU mit 8-Bit-Datenbus folgende Speicher-Konfigurationen anschließen: einen Byte-Baustein (Nx8-Bit-Baustein) zwei parallel* geschaltete Nx4-Bit–Bausteine acht parallel* geschaltete Nx1-Bit-Bausteine * = die Parallelschaltung bezieht sich auf den Adressbusanschluss Große Arbeitsspeicher bestehen in der Regel aus dynamischem RAM. Damit hier die Chipanzahl* und auch der minimale Speicherausbau* in Grenzen bleiben, gibt es gerade diese Bausteine in vielen Variationen (x4-, x8-, x16 und x32-Organisation). * Bei einem 32-Bit-CPU-Bus und bei Verwendung von 256Mx1-Chips müßte man 32 Chips zusammenschalten und hätte einen Minimalausbau von 32x256/8 = 1GByte. _________________________________________________________________________________ Stand: 03.März 2015 -3- Labor Mikroprozessoren Spezialausgabe #1 - Speicherbausteine Statisches RAM (SRAM) Eine statische RAM-Zelle enthält in der Regel 6 Transistoren, die zu einem D-Flip-Flop verschaltet sind. Im Gegensatz zum dynamischen RAM ist die Herstellung aufwendiger und entsprechend teurer und der Platzbedarf ist höher. Statisches RAM ist dafür schneller und benötigt auch keine Refresh-Logik. Die Herstellung erfolgt in Bipolartechnik (5-10ns Zugriffszeit) oder CMOS-Technik (etwas langsamer – ab 30ns – dafür sehr stromsparend). Statisches RAM wird vor allem Grafikkartenspeicher benötigt. für schnellen Cachespeicher oder auch für Dynamisches RAM (DRAM) Eine dynamische RAM-Zelle besteht einfach aus einem Kondensator, dessen Ladung über einen Schalttransistor gesteuert wird. Dadurch läßt sich dynamisches RAM sehr preiswert herstellen, gleichzeitig erreicht man eine hohe Datendichte auf einer sehr kleinen Chipfläche. Da die Ladung des Kondensators durch Leckströme nach einer gewissen Zeit verloren geht, muß sie im Abstand von einigen Millisekunden (typisch sind 1…20ms) erneuert werden. Dies geschieht durch den sog. Refresh-Vorgang. Dabei wird eine komplette Zeile in einen Zeilenpuffer übertragen, verstärkt und wieder zurückgeschrieben. Jeder Schreib- oder Lesezugriff auf eine Zelle erzeugt einen automatischen Refresh der ganzen zugehörigen Zeile. Diese Zugriffe finden aber unregelmäßig statt, d.h. unabhängig davon ist immer ein systematischer Refreshvorgang erforderlich. Moderne DRAMs besitzen einen eigenen Refresh-Controller, der automatisch sämtliche Speicherzeilen abarbeitet. Der komplette Refresh-Vorgang vermindert die SpeicherPerformance des Systems nur um ca. 1%. Die Entwicklung dynamischer RAM machte in den letzten 15 Jahren rasante Fortschritte. Die Bezeichnungen der DRAM-Generationen sollen hier nur kurz in der Reihenfolge ihres Erscheinens aufgeführt werden, für weitere Informationen gibt es zahllose Publikationen, besonders im Internet. FPM-DRAM EDO-DRAM SDRAM DDR-SDRAM DDR2-SDRAM DDR3-SDRAM DDR4-SDRAM Fast Page Mode DRAM Enhanced Data-Out DRAM Synchronous DRAM Double Data Rate SDRAM Double Data Rate 2 SDRAM Double Data Rate 3 SDRAM Double Data Rate 3 SDRAM 1994 1996 1997 2000 2004 2009 2012 Adress-Multiplexing bei DRAM-Bausteinen Je größer die Kapazität der DRAMs wurde, umso mehr Anschlüsse benötigte der Chip. So benötigt z.B. ein 128 Mbit-Chip mit einer Organisation von 32Mx4 25 Adressleitungen, 4 Datenleitungen und noch einige Steuerleitungen, insgesamt also über 30 Anschlussleitungen. Um dies zu verhindern, wurde das Adress-Multiplexing eingeführt. Dabei werden Zeilenadresse und Spaltenadresse nacheinander über die gleichen Leitungen angelegt, welche Adresse anliegt, wird dem Chip über 2 spezielle Leitungen angezeigt: _________________________________________________________________________________ Stand: 03.März 2015 Labor Mikroprozessoren Spezialausgabe #1 - Speicherbausteine RAS (Row Adress Strobe) CAS (Column Adress Strobe) -4- signalisiert eine Zeilenadresse signalisiert eine Spaltenadresse Natürlich können solche Bausteine nur über einen speziellen DRAM-Controller angeschlossen werden. Der Coldfire MCF5272 besitzt einen solchen Controller auf seinem Chip. Der Controller wird nur aktiv im Bereich von CS7, d.h. dynamisches RAM muss an CS7 angeschlossen werden. Alle modernen DRAM-Bausteine arbeiten mit Adress-Multiplexing. Dynamischer RAM-Speicher im PC PCs besitzen generell dynamischen Hauptspeicher. In der Anfangszeit befanden sich auf einem PC-Mainboard (286er und 386er) noch große Mengen einzelner dynamischer RAMSpeicherchips, die Fehleranfälligkeit war entsprechend hoch. 1993 erfolgte der Übergang auf SIMM-Module. Sie waren billiger, betriebssicherer, einfach zu montieren und sie benötigten weniger Platz. Abgelöst wurden sie von den DIMM-Modulen, die sich auch heute noch in jedem PC befinden. SIMM-Module (Single In-Line Memory Module) SIMM-Module sind bestückt mit DRAM-, FPM-DRAM- und EDO-DRAM-Speicherchips. Es sind Bausteine, die vor allem in 386er- und 486er-PC bis Mitte der 90er Jahre eingebaut wurden. Sie werden heute nur noch für Spezialanwendungen verwendet. Bei SIMMS haben beide Seiten der Steckerleiste das gleiche Signal. DIMM-Module (Dual In-Line Memory Module) DIMM-Module sind bestückt mit SDRAM-, DDR-, DDR2- und DDR3-SDRAM-Chips. DIMMS lösten die SIMM-Module ab, sie sind auf beiden Seiten mit getrennten Signalen versehen. Es gibt zahlreiche Bauformen (erkennbar an einer oder mehreren Kerben und deren Position an der Kontaktseite), die Zahl der Anschlusskontakte ist unterschiedlich. _________________________________________________________________________________ Stand: 03.März 2015 Labor Mikroprozessoren Spezialausgabe #1 - Speicherbausteine -5- Dynamischer RAM-Speicher der Laborhardware Die meisten der im Labor eingesetzten Evaluationboards M5272C3 besitzen als RAMSpeicher zwei SDRAM-Bausteine vom Typ 48LC4M16A2. Diese Bausteine arbeiten mit Adress-Multiplexing. Jeder Baustein besitzt 16 Datenbusanschlüsse (DQ0 bis DQ15, also ein Wordbaustein) und eine Organisation von 1 Meg x 16 x 4 Bänken. Dies entspricht 4 Meg x 16 bzw. 64 MBit bzw. 8 MByte. Die beiden vorhandenen Bausteine bilden zusammen eine Langwort-Einheit, die eine Gesamt-RAM-Kapazität von 16 MByte besitzt (von 0 bis FFFFFFH). Der Bereich von 0 bis 01 FFFFH wird vom Betriebsprogramm genutzt, der Bereich von 020000H bis FF FFFFH ist für den User zugänglich. Die nachfolgende Abbildung ist ein Auszug aus dem Schaltplan der 1.Revision der Laborboards, die kleinere SDRAMs (2 Bausteine zu je 2 MB) besitzt. Einige wenige Laborboards sind noch mit dieser kleineren RAM-Bestückung ausgestattet. CS7 ist beim MCF5272 vorgesehen zum Anschluss von SDRAM-Bausteinen. Sobald der Datenverkehr innerhalb des CS7-Bereiches abläuft, wird jede Adresse in Spalten- und Zeilenadresse zerlegt und gemultiplext auf dem Adressbus ausgegeben. _________________________________________________________________________________ Stand: 03.März 2015
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