UltraScale アーキテ ク チ ャ
SelectIO リ ソ ース
ユーザー ガ イ ド
UG571 (v1.5) 2015 年 11 月 24 日
本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資
料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情
報につきましては、必ず最新英語版をご参照ください。
改訂履歴
次の表に、 こ の文書の改訂履歴を示 し ます。
日付
バージ ョ ン
内容
2015 年 11 月 24 日
1.5
Virtex® UltraScale+™ フ ァ ミ リ 、 Kintex® UltraScale+ フ ァ ミ リ 、 お よ び Zynq®
UltraScale+ MPSoC を追加。
第 1 章 : 「IBUFDS_DPHY」、 「OBUFDS_DPHY」、 お よ び 「MIPI D-PHY」 セ ク シ ョ ン を
追 加。 表 1-75 の OBUFDS_DPHY の ス ル ー レ ー ト を 更 新。 表 1-77 の 注記 5 に
「MIPI_DPHY_DCI」 規格 を 追加。 表 1-78 の注記 6 に 「MIPI_DPHY_DCI」 規格 を 追加
し 、 MIPI の スルー レー ト と FAST に変更。
第 2 章 : 図 2-39、 図 2-51、 お よ び図 2-52 を更新。
第 3 章 「HD I/O リ ソ ース」 お よ び HD I/O に関す る すべての説明を追加。
2015 年11 月 3 日
1.4
第 1 章 : 「差動 I/O 規格におけ る 内部差動終端の動作」 セ ク シ ョ ン を追加。
第 2 章 : 「IDELAYE3」 セ ク シ ョ ンの説明を更新。 表 2-11 お よ び表 2-15 の RST ポー ト
の説明を更新。 表 2-18 お よ び表 2-22 の Q[7:0] の説明を更新。 図 2-22 の DATAOUT の
矢印 の 方向 を 逆転。 図 2-34 に TX_RST を 追加。 図 2-36 の 入力 を T_BYTE_IN か ら
T_BYTE_IN[3:0] に変更。表 2-26 お よ び表 2-28 の RIU_VALID ピ ンの説明を更新。表 2-33
のバ イ パ ス 15:9 がサポー ト 外 と な る 。 「 コ ン ポーネ ン ト モー ド の リ セ ッ ト シーケ ン ス」
を更新。 「ネ イ テ ィ ブ モー ド の リ セ ッ ト シーケ ン ス」 を更新 し 、 ネ イ テ ィ ブ モー ド の
BITSLICE のシーケ ン ス の図を削除。 図 2-12 の SDR モー ド で使用 さ れ る OSERDES の
図を更新。 「FIFO」 を更新。 先行す る 図 と 一致す る よ う に、 表 2-18、 表 2-20、 表 2-22、
お よ び表 2-24 の順序を再編。 図 2-47 のデー タ タ イ プ を更新。 図 2-50 の BITSLICE の
番号を更新。
2015 年 5 月 29 日
1.3
第 1 章の説明 : 「SelectIO ピ ンの電源電圧」 セ ク シ ョ ン を更新。 「 コ ン フ ィ ギ ュ レーシ ョ
ン中お よ び コ ン フ ィ ギ ュ レーシ ョ ン後の I/O の ス テー ト 」 セ ク シ ョ ン を追加。 「一部の
バン ク に固有の DCI 要件」 を更新。 図 1-28 を修正。 「VREF」 お よ び 「内部 VREF」 セ ク
シ ョ ン を更新。「 ト ラ ン ス ミ ッ タ ー プ リ エン フ ァ シ ス」 お よ び 「LVDS ト ラ ン ス ミ ッ タ ー
プ リ エン フ ァ シ ス」 セ ク シ ョ ン を更新。 「DATA_RATE」 セ ク シ ョ ン を追加。 表 1-51 に
注記 6 を追加。表 1-52 お よ び表 1-53 に スルー レー ト を追加。表 1-55 を更新 (注記 4 と
注記 5 を追加)。 表 1-56 を更新、 表 1-57 を追加。 次の表の前のテ キ ス ト に説明を追加
し 、 各表を更新 : 表 1-59、 表 1-61、 表 1-63、 表 1-65、 表 1-67、 表 1-69、 表 1-71、 表 1-73、
お よ び表 1-77。
「レ ジ ス タ イ ン タ ーフ ェ イ ス ユニ ッ ト 」、 「内蔵自動キ ャ リ ブ レーシ ョ ン (BISC)」、 お よ
び 「 ク ロ ッ キ ン グに関す る 注意事項」 に関する セ ク シ ョ ンの追加を含めて、 第 2 章を完
全に書 き 換え。
2014 年 8 月 18 日
1.2
「SelectIO リ ソ ー ス の 概要」 の 各 セ ク シ ョ ン お よ び 「SelectIO プ リ ミ テ ィ ブ」 で の
IBUF_ANALOG の説明を明確化。 23 ページお よ び 26 ページで、 分割終端 DCI の ODT
に 設 定 可 能 な 値 か ら RTT_NONE を 削除。 表 1-12 に 注記 1 を 追加。 「HSUL_12、
DIFF_HSUL_12」 の説明を更新。 表 1-48 で HSUL_12 の 「ODT」 の説明を変更。 表 1-52
お よ び表 1-53 を移動。 表 1-55 に注記 3 を追加。
表 2-12 の 「REFCLK_FREQUENCY」 を更新。 表 2-17 の 「REFCLK」 を更新。 表 2-5 の
DDR モー ド を変更。 表 2-16 の 「REFCLK_FREQUENCY」 を更新。 表 2-8 で DDR の 2:1
の比率を削除。 表 2-27 の 「CTRL_CLK」 を更新。 表 2-19 の 「REFCLK_FREQUENCY」
を更新。
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2
日付
バージ ョ ン
内容
2014 年 5 月 8 日
1.1
表 1-1 お よ び注記 3 に情報を追加。 「旧世代 と の違い」 セ ク シ ョ ン を更新。 さ ま ざ ま な
セ ク シ ョ ンで OUTPUT_IMPEDANCE 属性に関す る 説明を明確化。DCIUpdateMode オプ
シ ョ ンのデフ ォ ル ト 値を ASREQUIRED に変更。 表 1-9 の下に例を追加。 IBUFDSE3 プ
リ ミ テ ィ ブ お よ び IOBUFDSE3 プ リ ミ テ ィ ブ か ら VREF 調整 を 削除。 36 ペー ジ の
「SelectIO プ リ ミ テ ィ ブ」 に IBUF_ANALOG、 IOBUF_INTERMDISABLE お よ び
IBUFDS_DIFF_OUT_INTERMDISABLE を追加。 第 1 章の全体で、 IBUFG ( ク ロ ッ ク 入
力バ ッ フ ァ ー ) を削除 し て図 1-18 を更新、 IBUFGDS (差動 ク ロ ッ ク 入力バ ッ フ ァ ー ) を
削除 し て図 1-22 を更新、 お よ び IBUFGDS_DIFF_OUT (相補出力を備えた差動 ク ロ ッ ク
入力バ ッ フ ァ ー ) を削除 し て図 1-23 を更新。
次 に 示 す セ ク シ ョ ン の 説 明、 図、 表 を 更 新。 「IBUF_IBUFDISABLE」 、
「IBUF_INTERMDISABLE」 、 「IBUFE3」 、 「IBUFDS_DIFF_OUT_IBUFDISABLE」 、
「IBUFDS_IBUFDISABLE」 、 「IBUFDS_INTERMDISABLE 」 、 「IBUFDSE3 」 、
「I O B U F _ D C I E N 」 、 「I O B U F E 3 」 、 「I O B U F D S 」 、 「I O B U F D S _ D C I E N 」 、
「I O B U F D S _ D I F F _ O U T 」 、 「I O B U F D S _ D I F F _ O U T _ D C I E N 」 、
「IOBUFDS_INTERMDISABLE」 、 「IOBUFDS_DIFF_OUT_INTERMDISABLE」 、
「IOBUFDSE3」、「HPIO_VREF」、「IBUF_LOW_PWR 属性」、「出力スルー レー ト の属性」、
「差動終端属性」、 「内部 VREF」、 「DQS_BIAS」、 「 ト ラ ン ス ミ ッ タ ー プ リ エン フ ァ シ ス」、
「LVDS ト ラ ン ス ミ ッ タ ー プ リ エン フ ァ シ ス」、 「レ シーバー EQUALIZATION」、 「LVDCI
(低電圧デジ タ ル制御 イ ン ピーダ ン ス)」 、 「HSLVDCI (高速 LVDCI)」 、 「HSTL (高速 ト ラ
ン シーバー ロ ジ ッ ク )」、 表 1-49、 表 1-50、 表 1-52、 表 1-53、 表 1-56、 お よ び図 1-83。
「IBUFDS_DIFF_OUT_IBUFDISABLE」、 「IOBUF_INTERMDISABLE」、 「 ソ ース終端属性
(OUTPUT_IMPEDANCE)」、 表 1-13、 表 1-14、 お よ び 「VREF_CNTR」 を追加。
表 1-20、表 1-21、表 1-22、表 1-24、表 1-36、表 1-37、表 1-44、表 1-45、表 1-48、表 1-51、
お よ び表 1-78 で、 HP I/O バン ク プ リ ミ テ ィ ブに MEDIUM 属性を追加。 表 1-55 の列を
更新。 113 ページで DQS_BIAS に関する 説明を追加。 118 ページお よ び表 A-1 を含むそ
の他の表で、 SUB_LVDS_25 を削除 し て SUB_LVDS に置 き 換え。 表 1-73 か ら 属性を削
除。 「同 じ バン ク 内で複数の I/O 規格を併用する 場合の規則」 の考察を更新。 表 1-77 に
注記 3 お よ び注記 4 を追加。 表 1-78 に注記 5 を追加。 第 2 章への変更の詳細は、 次の
ページに続 き ます。
図 2-2を更新。 「IDELAYE3」 お よ び 「ODELAYE3」 に関す る 考察を更新。 表 2-17 お よ
び 表 2-1 を 更新。 表 2-12、 表 2-16、 表 2-19、 お よ び 表 2-21 で、 DELAY_VALUE
(DELAY_VALUE_EXT)、 DELAY_FORMAT、 お よ び UPDATE_MODE に関す る 説明を明
確化。 表 2-7 で、 DATA_WIDTH の説明を更新。 表 2-5 の 「使用する SerDes 出力のデー
タ ビ ッ ト 」 を更新。 表 2-16 お よ び表 2-4 に タ イ プ列を追加。 表 2-28 で、 「RIU_VALID」
ポ ー ト の 説 明 と ポ ー ト 幅 を 更新、 BIT_CTRL ポ ー ト の 説 明 を 更 新。 表 2-27 で、
「SERIAL_MODE」 の 説 明、 「READ_IDLE_COUNT[5:0]」 の デ フ ォ ル ト 値、
「ROUNDING_FACTOR」 の タ イ プ、 お よ び 「CTRL_CLK」 を 更新 し 、 新規属性
(
「S E L F _ C A L I B R AT E 」 、 「I D LY _ V T _ T R A C K 」 、 「O D LY _ V T _ T R A C K 」 、
「QDLY_VT_TRACK」 、 「RXGATE_EXTEND」 ) を 追加。 図 2-24 を 更新。 表 2-18 か ら
CLK_OUT ポー ト を削除 し 、 「RX_BIT_CTRL_IN[39:0]」 ～ 「TX_BIT_CTRL_OUT[39:0]」
を 更新。 表 2-19
で、 「DELAY_VALUE」 、 「REFCLK_FREQUENCY」 、 お よ び
「DATA_WIDTH」 の各値を更新 し 、 「UPDATE_MODE_EXT」 属性を追加。 図 2-29 を更
新。 表 2-20 で、 BITSLICE_CONTROL ポー ト を更新。 表 2-21 で、 「DELAY_VALUE」 お
よ び 「REFCLK_FREQUENCY」 の各値を更新 し 、 「ENABLE_PRE_ EMPHASIS」 属性を
追加。
2013 年 12 月 10 日
1.0
初版
UltraScale アーキテ ク チ ャ SelectIO リ ソ ース
UG571 (v1.5) 2015 年 11 月 24 日
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3
目次
改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
第 1 章 : SelectIO リ ソ ース
UltraScale アーキ テ ク チ ャ の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
I/O タ イ ルの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
旧世代 と の違い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
SelectIO リ ソ ース の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
SelectIO リ ソ ース の一般的なガ イ ド ラ イ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
HP I/O バン ク でのみ使用可能な DCI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
I/O におけ る キ ャ リ ブ レーシ ョ ン な し の終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
SelectIO プ リ ミ テ ィ ブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
SelectIO の属性/制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
サポー ト 対象の I/O 規格お よ び終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
差動 I/O 規格におけ る 内部差動終端の動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
同 じ バン ク 内で複数の I/O 規格を併用する 場合の規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
同時ス イ ッ チ出力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
バン ク の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
コ ン ポーネ ン ト モー ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
ネ イ テ ィ ブ モー ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
第 3 章 : HD I/O リ ソ ース
HD I/O バン ク の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HD I/O バン ク の リ ソ ース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HD I/O バン ク の機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HD I/O でサポー ト さ れ る 規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HD I/O イ ン タ ーフ ェ イ ス ロ ジ ッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
244
245
245
246
248
付録 A : 同時ス イ ッ チ ング ノ イ ズ (SSN) 解析の終端オプ シ ョ ン
終端オプシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
付録 B : その他の リ ソ ースおよび法的通知
ザ イ リ ン ク ス リ ソ ース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ソ リ ュ ーシ ョ ン セ ン タ ー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 1章
SelectIO リ ソ ース
UltraScale アーキテ ク チ ャの概要
ザ イ リ ン ク ス UltraScale™ アーキ テ ク チ ャ は、 チ ッ プ上での効率的な配線 と デー タ 処理だけでな く 、 ス マー ト プ ロ
セ ッ シ ン グに よ っ て数百ギ ガ ビ ッ ト /秒 レ ベルのシ ス テ ム性能を可能にす る 業界初の ASIC ク ラ ス All Programmable
アーキ テ ク チ ャ です。 UltraScale アーキ テ ク チ ャ デバ イ ス は、 次世代配線、 ASIC 方式の ク ロ ッ キ ン グ、 3D-on-3D IC、
マルチプ ロ セ ッ サ SoC (MPSoC) テ ク ノ ロ ジ、 新 し い消費電力削減機能な ど、 業界最先端を い く 革新的な技術に よ っ
て高帯域幅、 高使用率の幅広いシ ス テ ム要件に対応 し ます。 こ れ ら のデバ イ スは多数の構築ブ ロ ッ ク が共通 と な っ て
い る ため、 異な る プ ロ セ ス ノ ー ド 間や製品フ ァ ミ リ 間での拡張性に優れ、 複数のプ ラ ッ ト フ ォ ーム に渡 る シ ス テ ム
レベルでの投資を可能に し ます。
Virtex® UltraScale+™ デバ イ ス は、 最 も 高いシ リ アル I/O 帯域幅 と 信号処理帯域幅、 最大のオンチ ッ プ メ モ リ 集積度
な ど、 FinFET ノ ー ド で最高の性能 と 統合性を提供 し ます。 業界で最高性能を誇 る FPGA フ ァ ミ リ の Virtex UltraScale+
デバ イ ス は、 1Tb/s を越え る ネ ッ ト ワ ー ク やデー タ セ ン タ ーか ら 、 完全統合型レーダー /早期警告シ ス テ ム にいた る
ま で、 広範なアプ リ ケーシ ョ ンに最適です。
Virtex UltraScale デバ イ ス は、 シ リ アル I/O 帯域幅お よ び ロ ジ ッ ク 容量な ど において、 20nm で最高の性能 と 統合性を
提供 し ま す。 20nm プ ロ セ ス ノ ー ド で業界唯一のハ イ エ ン ド FPGA と な る こ のデバ イ ス は、 400G ネ ッ ト ワ ー ク か ら
大規模 ASIC のプ ロ ト タ イ ピ ン グやエ ミ ュ レーシ ョ ン な ど のアプ リ ケーシ ョ ンに最適です。
Kintex® UltraScale+ デバ イ ス は、 ト ラ ン シーバー、 メ モ リ イ ン タ ーフ ェ イ ス ラ イ ン レー ト 、 100G コ ネ ク テ ィ ビ テ ィ
コ ア な ど のハ イ エ ン ド 機能を備え る こ と で最 も コ ス ト 効率の高い ソ リ ュ ーシ ョ ン を可能に し 、 FinFET ノ ー ド で最 も
優れた価格/性能/ワ ッ ト のバ ラ ン ス を提供 し ます。 こ の最新の ミ ッ ド レ ン ジ フ ァ ミ リ は、 パケ ッ ト 処理 と DSP を多用
す る 機能に最適であ る と 同時に、 ワ イ ヤ レ ス MIMO 技術、 Nx100G ネ ッ ト ワー ク 、 デー タ セ ン タ ーな ど広範なアプ リ
ケーシ ョ ンに も 対応 し ます。
Kintex UltraScale は、 20nm で最高の価格/性能/ ワ ッ ト のバ ラ ン ス を提供す る デバ イ ス で、 ミ ッ ド レ ン ジ デバ イ ス と し
て最高の信号処理帯域幅、 次世代 ト ラ ン シーバー、 最適な対 コ ス ト 性能を も た ら す低 コ ス ト パ ッ ケージ を提供 し ま
す。 こ のフ ァ ミ リ は、 100G ネ ッ ト ワ ー ク やデー タ セ ン タ ー アプ リ ケーシ ョ ンでのパケ ッ ト 処理だけでな く 、 次世代
の医療用画像処理、 8k4k ビデオ、 ヘテ ロ ジニア ス な ワ イ ヤ レ ス イ ン フ ラ な ど で必要 と さ れ る DSP 性能を重視す る ア
プ リ ケーシ ョ ンに も 最適です。
Zynq® UltraScale+ MPSoC デバ イ ス は、 64 ビ ッ ト のプ ロ セ ッ サ ス ケー ラ ビ リ テ ィ を備え、 グ ラ フ ィ ッ ク ス、 ビデオ、
波形、 パケ ッ ト 処理に ソ フ ト お よ びハー ド エン ジ ンの連携に よ る リ アル タ イ ム制御を提供 し ます。 高度な解析が可能
な ARM® ベー ス のシ ス テ ム と タ ス ク のア ク セ ラ レ ーシ ョ ン が可能なオ ン チ ッ プ プ ロ グ ラ マブル ロ ジ ッ ク が統合 さ
れてい る ため、 5G ワ イ ヤ レ ス、 次世代 ADAS、 イ ン ダ ス ト リ アル IoT な ど広範な アプ リ ケーシ ョ ン において無限の
可能性を引 き 出す こ と がで き ます。
こ のユーザー ガ イ ド では、 UltraScale アーキ テ ク チ ャ の SelectIO™ ソ ース について説明 し ます。 UltraScale アーキ テ ク
チ ャ に関す る その他の資料は、 ザ イ リ ン ク ス の ウ ェ ブサ イ ト (japan.xilinx.com/ultrascale) か ら 入手可能です。
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5
第 1 章 : SelectIO リ ソ ース
I/O タ イルの概要
UltraScale アーキ テ ク チ ャ ベー ス デバ イ ス には、 さ ま ざ ま な I/O タ イ プ (HP (High-Performance)、 HD (High-Density)、
お よ び HR (High-Range) I/O バン ク ) があ り ます。
•
HP I/O バン ク は、 最大 1.8V ま での高速 メ モ リ やその他のチ ッ プ間の イ ン タ ーフ ェ イ ス に対す る 性能要件を満た
す よ う に設計 さ れてい ます。
•
HR I/O バン ク は、 最大 3.3V ま での幅広い I/O 規格をサポー ト する よ う に設計 さ れてい ます。
•
HD I/O バン ク は、 低速 イ ン タ ーフ ェ イ ス をサポー ト す る よ う に設計 さ れてい ます。
UltraScale デバ イ ス には、 HP、 HD、 お よ び HR I/O バン ク の さ ま ざ ま な組み合わせがあ り 、 デバ イ ス に よ っ てはサポー
ト さ れ る バン ク タ イ プが限 ら れてい ます。 『UltraScale アーキ テ ク チ ャ お よ び製品概要』 (DS890) [参照 3] に、 すべて
のデバ イ ス の タ イ プ別のバン ク 数が記載 さ れてい ます。
•
•
•
Kintex UltraScale お よ び Virtex UltraScale フ ァ ミ リ には、 対応する ロ ジ ッ ク
(High-Performance) I/O バン ク と HR (High-Range) I/O バン ク があ り ます。
リ ソ ース を備えた
HP
°
第 1 章 「SelectIO リ ソ ース」 では、 出力 ド ラ イ バー /入力レ シーバーの電気的振舞について説明 し 、 こ れ ら の
デバ イ ス で利用可能な一般的な イ ン タ ーフ ェ イ ス の例を紹介 し ます。
°
第 2 章 「SelectIO ロ ジ ッ ク リ ソ ース」 では、 こ れ ら のデバ イ ス で利用可能な I/O ロ ジ ッ ク リ ソ ース について
説明 し ます。
°
上記章の MIPI D-PHY ま たは HD I/O に関す る 説明は、 こ れ ら のデバ イ ス に適用 さ れません。
Virtex UltraScale+ フ ァ ミ リ には、 対応す る ロ ジ ッ ク リ ソ ース を備えた HP (High-Performance) I/O バン ク のみがあ
り ます。 こ れ ら の I/O バン ク には、 高度な MIPI D-PHY サポー ト 機能 も 備わっ てい ます。
°
第 1 章 「SelectIO リ ソ ース」 では、 出力 ド ラ イ バー /入力レ シーバーの電気的振舞について説明 し 、 こ れ ら の
デバ イ ス で利用可能な一般的な イ ン タ ーフ ェ イ ス の例を紹介 し ます。
°
第 2 章 「SelectIO ロ ジ ッ ク リ ソ ース」 では、 こ れ ら のデバ イ ス で利用可能な I/O ロ ジ ッ ク リ ソ ース について
説明 し ます。
°
上記章の HR I/O ま たは HD I/O に関す る 説明は、 Virtex UltraScale+ フ ァ ミ リ に適用 さ れません。
Zynq UltraScale+ MPSoC お よ び Kintex UltraScale+ フ ァ ミ リ には、 MIPI D-PHY 機能お よ び対応す る ロ ジ ッ ク リ
ソ ース を備え た HP I/O バン ク があ り ます。 ま た、 こ れ ら の フ ァ ミ リ には、 対応す る ロ ジ ッ ク リ ソ ース を備え た
HD (High-Density) I/O バン ク も あ り ます。
°
第 1 章 「SelectIO リ ソ ース」 では、 出力 ド ラ イ バー /入力レ シーバーの電気的振舞について説明 し 、 HP I/O 対
応の こ れ ら のデバ イ ス で利用可能な一般的な イ ン タ ーフ ェ イ ス の例を紹介 し ます。
°
第 2 章 「SelectIO ロ ジ ッ ク リ ソ ース」 では、 HP I/O 対応の こ れ ら のデバ イ ス で利用可能な I/O ロ ジ ッ ク リ
ソ ース について説明 し ます。
°
第 3 章 「HD I/O リ ソ ース」 では、 Zynq UltraScale+ MPSoC お よ び Kintex UltraScale+ フ ァ ミ リ でのみ利用可
能な HD I/O の電気的お よ び論理的機能について説明 し ます。
°
上記章の HR I/O に関す る 説明は、 こ れ ら のデバ イ ス に適用 さ れません。
第 1 章では、 上記の情報以外の HD I/O について言及 し ません。 HD I/O に関する 情報は、 第 3 章でのみ説明 し ます。
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第 1 章 : SelectIO リ ソ ース
表 1-1 に、 HP お よ び HR I/O バン ク がサポー ト する 機能の概要を示 し ます。 こ れ ら のバン ク の性能やその他の電気的
要件の詳細は、 各 UltraScale デバ イ ス のデー タ シー ト [参照 2] を参照 し て く だ さ い。
表 1-1 : HR および HP I/O バン クがサポー ト する機能
HP I/O バン ク
HR I/O バン ク
規格(1)
機能
N/A
サポー ト
2.5V I/O 規格(1)
N/A
サポー ト
1.8V I/O 規格(1)
サポー ト
サポー ト
規格(1)
サポー ト
サポー ト
サポー ト
サポー ト
1.2V I/O 規格(1)
サポー ト
サポー ト
1.0V POD I/O 規格
サポー ト
N/A
サポー ト (2)
サポー ト
デジ タ ル制御 イ ン ピーダ ン ス (DCI) お よ び DCI カ ス ケー ド 接続
サポー ト
N/A
内部 VREF
サポー ト
サポー ト
3.3V I/O
1.5V I/O
1.35V I/O
規格(1)
LVDS シ グナ リ ン グ
内部差動終端 (DIFF_TERM)
サポー ト
サポー ト
IDELAY
サポー ト
サポー ト
ODELAY
サポー ト
サポー ト
IDELAYCTRL
サポー ト
サポー ト
ISERDES
サポー ト
サポー ト
OSERDES
サポー ト
サポー ト
ト ラ ン ス ミ ッ タ ー プ リ エン フ ァ シ ス
サポー ト
サポー ト (3)
レ シーバー イ コ ラ イ ゼーシ ョ ン
サポー ト
サポー ト
レ シーバー オ フ セ ッ ト 制御
サポー ト
非サポー ト
レ シーバー VREF ス キ ャ ン
サポー ト
非サポー ト
Virtex UltraScale+、
Kintex UltraScale+、
Zynq UltraScale+ MPSoC で
サポー ト
非サポー ト
MIPI D-PHY
注記 :
1. 表 1-78 の 「I/O バン ク タ イ プ」 の列に、 各 I/O 規格で使用可能な I/O バン ク を 「HP」、 「HR」、 「両方」 のいずれかで示 し てい ます。
2. LVDS は一般的に 2.5V の I/O 規格 と みな さ れてい ますが、 HR お よ び HP I/O バン ク の両方でサポー ト さ れます。
3. HR I/O バン ク では LVDS プ リ エン フ ァ シ ス のみがサポー ト さ れてい ます。
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第 1 章 : SelectIO リ ソ ース
旧世代 と の違い
UltraScale デバ イ ス は、 7 シ リ ーズ デバ イ ス と 同 じ 機能を数多 く サポー ト し てい ますが、 既存の機能に変更を加え た
も のがあ る ほか、 有用な新機能 も い く つか追加 さ れてい ます。 新機能お よ び変更内容は次の と お り です。
•
各 I/O バン ク には 52 本の SelectIO ピ ンが含まれます。 一部のデバ イ ス には、 26 本の SelectIO ピ ン を含む HR I/O
ミ ニバン ク をい く つか持つ も のがあ り 、 その各 ミ ニバン ク には専用の電源 と VREF ピ ンが含まれます。
ヒ ン ト : こ のユーザー ガ イ ド の HR I/O バン ク に関す る 記述は、 HR I/O ミ ニバン ク に も 適用 さ れます。
•
擬似オープ ン ド レ イ ン ロ ジ ッ ク 規格 (POD) がサポー ト さ れてい ます。
•
出力の直列終端制御が HP I/O バン ク で利用可能なため、 シ グナル イ ン テ グ リ テ ィ が向上 し 、 ボー ド デザ イ ンが
容易にな り ます。
•
内部 VREF レベル ス キ ャ ン を利用で き ます (HP I/O バン ク のみ)。 各バン ク に 1 つずつ専用の外部 VREF ピ ンが用
意 さ れてい ます。
•
HP I/O バン ク では DDR4 規格に、 HP/HR I/O バン ク では LVDS TX 規格に、 それぞれ対応す る プ リ エ ン フ ァ シ ス
が利用で き ま す。 プ リ エ ン フ ァ シ ス に よ り 、 シ ン ボル間干渉を低減 し 、 伝送 ラ イ ン損失の影響を最小限にで き
ま す。
•
HP I/O バン ク の VREF ベース の レ シーバー と HP/HR I/O バン ク の差動レ シーバーで リ ニア イ コ ラ イ ゼーシ ョ ン
を利用で き る ため、 伝送チ ャ ネルを介 し た高周波数の損失を補正で き ます。
•
一部の I/O 規格に対応す る レ シーバー オ フ セ ッ ト キ ャ ン セ レーシ ョ ンが利用で き る ため、 プ ロ セ ス にば ら つ き
が存在 し て も それ ら を調整で き ます (HP I/O バン ク のみ)。
•
デジ タ ル制御 イ ン ピーダ ン ス (DCI) は HP I/O バン ク でのみ利用で き ます。DCI は各バン ク に 1 つの基準抵抗 し か
使用 し ません。 VRP ピ ンは 240Ω の抵抗でグ ラ ン ド に接続 し ます。 ド ラ イ バー終端ま たは入力終端の値は、 それ
ぞれ OUTPUT_IMPEDANCE 属性 と ODT 属性に よ っ て決定 し ます。
•
VCCAUX_IO は 1.8V の公称電圧レベルのみをサポー ト し てい ます。
•
スルーレー ト を指定す る SLEW 値 と し て MEDIUM が HP I/O バン ク でサポー ト さ れてい ます。
•
DCITERMDISABLE ポー ト に よ り HP I/O バン ク の DCI お よ び non-DCI の両オ ン ダ イ 入力終端機能を制御で き
ま す。
•
適用で き る 場合、IBUFDISABLE を アサー ト す る こ と に よ り イ ン タ ー コ ネ ク ト ロ ジ ッ ク への入力が 0 にな り ます。
こ れは、 7 シ リ ーズ デバ イ ス で IBUFDISABLE を アサー ト し た場合に 1 にな る の と は異な っ てい ます。
•
BITSLICE は、コ ン ポーネ ン ト モー ド プ リ ミ テ ィ ブの機能の置き 換えや強化を効果的に実現する 物理層 (PHY) ブ
ロ ッ ク です。 UltraScale デバ イ ス の PHY ブ ロ ッ ク は、 タ イ ミ ン グ を よ り 厳密に制御 し 、 よ り 高いデー タ レー ト で
の受信を実現す る 新機能を提供 し ます。 第 2 章の 「ネ イ テ ィ ブ モー ド 」 を参照 し て く だ さ い。
•
MIPI D-PHY ト ラ ン ス ミ ッ タ ーお よ びレ シーバー機能は、 Virtex UltraScale+ デバ イ ス、 Kintex UltraScale+ デバ イ
ス、 お よ び Zynq UltraScale+ MPSoC に固有の HP I/O でサポー ト さ れてい ます。
SelectIO リ ソ ースの概要
すべての UltraScale デバ イ ス は、 コ ン フ ィ ギ ュ レーシ ョ ン可能な SelectIO ド ラ イ バー と レ シーバーを備え、 さ ま ざ ま
な標準 イ ン タ ーフ ェ イ ス に対応 し てい ます。 その充実 し た機能セ ッ ト には、 出力駆動力お よ びスルー レー ト のプ ロ グ
ラ マブル制御、 DCI (デジ タ ル制御 イ ン ピーダ ン ス) を用いたオンチ ッ プ終端、 内部基準電圧 (INTERNAL_VREF) の生
成機能な ど があ り ます。
重要 : HR I/O バン ク には DCI 機能があ り ません。 し たがっ て、 こ のユーザー ガ イ ド の DCI に関す る 記述はいずれ も
HR I/O バン ク には適用 さ れません。
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第 1 章 : SelectIO リ ソ ース
若干の例外はあ り ますが、 各 I/O バン ク には 52 本の SelectIO ピ ンがあ り 、 その内の 48 本の ピ ンがシ ン グルエン ド お
よ び差動 I/O 規格の両方を イ ンプ リ メ ン ト で き ます。 多目的 VRP ピ ン を含む残 り の 4 本の ピ ンがシ ン グルエン ド (専
用) IOB と な り ます。 すべての SelectIO リ ソ ース には入力、 出力、 お よ び ト ラ イ ス テー ト の ド ラ イ バーが含まれます。
SelectIO ピ ンは、 シ ン グルエン ド お よ び差動の さ ま ざ ま な I/O 規格に合わせて構成で き ます。
•
シ ン グルエン ド I/O 規格 (例 : LVCMOS、 LVTTL、 HSTL、 SSTL、 HSUL、 お よ び POD)
•
差動 I/O 規格 (例 : LVDS、 Mini_LVDS、 RSDS、 PPDS、 BLVDS、 TMDS、 SLVS、 LVPECL、 お よ び SUB_LVDS と 、
差動の HSTL、 OD、 HSUL、 お よ び SSTL)
各バン ク の多目的 VRP ピ ン を VRP ピ ン と し て使用 し ない場合、 こ の ピ ンはシ ン グルエン ド I/O 規格に対 し てのみ使
用で き ます。図 1-1 に、 シ ン グルエン ド (専用) HP I/O ブ ロ ッ ク (IOB) と 内部 ロ ジ ッ ク お よ びデバ イ ス パ ッ ド への接続
を示 し ます。 図 1-2 は、 標準 HP IOB です。 図 1-3 にシ ン グルエン ド (専用) HR IOB を示 し ます。 図 1-4 は、 標準 HP
IOB です。 図 1-5 は、 バン ク 内のシ ン グルエン ド IOB の相対位置を示 し ます。 設定 さ れない場合、 I/O ド ラ イ バーは
ト ラ イ ス テー ト にな り 、 I/O レ シーバーは弱いプルダ ウ ンが付 き ます。
各 IOB には、 シ リ ア ラ イ ズ、 デシ リ ア ラ イ ズ、 信号遅延、 ク ロ ッ ク 、 デー タ 、 お よ び ト ラ イ ス テー ト 制御に対応す る
入力お よ び出力 リ ソ ース を含み、 IOB 用の レ ジ ス タ 格納を担 う BITSLICE コ ン ポーネ ン ト への直接接続があ り ます。
BITSLICE コ ン ポーネ ン ト は、 IDELAY、 ODELAY、 ISERDES、 OSERDES、 お よ び入力/出力レ ジ ス タ の各 コ ン ポーネ
ン ト モー ド で使用で き ます。 ま た、 BITSLICE コ ン ポーネ ン ト は、 RX_BITSLICE (入力)、 TX_BITSLICE (出力)、 お よ
び RXTX_BITSLICE (双方向) コ ン ポ ー ネ ン ト と し て よ り 細か い レ ベル で使用す る こ と も で き 、 こ れ ら すべ て の
BITSLICE 機能を 1 つの イ ン タ ーフ ェ イ ス に含め る こ と がで き ま す。 詳細は、 第 2 章 「SelectIO ロ ジ ッ ク リ ソ ー ス」
を参照 し て く だ さ い。
X-Ref Target - Figure 1-1
3$'
7
3$'287
7
2
,%8)',6$%/(
,
'&,7(50',6$%/(
,%8)',6$%/(
8*BFBB
図 1-1 : シ ングルエ ン ド (専用) HP IOB 接続図
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第 1 章 : SelectIO リ ソ ース
X-Ref Target - Figure 1-2
,2%%RXQGDU\
3$'
7
2
7
,
,%8)',6$%/(
'&,7(50',6$%/(
,%8)',6$%/(
287%
',))287
3$'287
',)),1
',))B,1B3
$287
287
',)),1%8)
',))287%8)
%287
',))B,1B1
8*BFBB
図 1-2 : 標準 HP IOB 接続図
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第 1 章 : SelectIO リ ソ ース
X-Ref Target - Figure 1-3
3$'
7
3$'287
7
2
,17(50',6$%/(
,
,%8)',6$%/(
,17(50',6$%/(
,%8)',6$%/(
8*BFBB
図 1-3 : シ ングルエ ン ド (専用) HR IOB 接続図
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第 1 章 : SelectIO リ ソ ース
X-Ref Target - Figure 1-4
,2%%RXQGDU\
3$'
7
7
2
,
,17(50',6$%/( ,%8)',6$%/(
,17(50',6$%/(
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8*BFBB
図 1-4 : 標準 HR IOB 接続図
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第 1 章 : SelectIO リ ソ ース
X-Ref Target - Figure 1-5
+3DQG+5,2%DQNV
'XDOSXUSRVH953
+3,2EDQNVRQO\
6LQJOHHQGHG,2
8*BFBB
図 1-5 : HR または HP I/O バン ク内における シ ングルエ ン ド I/O の相対位置
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第 1 章 : SelectIO リ ソ ース
SelectIO リ ソ ースの一般的なガ イ ド ラ イ ン
こ のセ ク シ ョ ン では、 UltraScale デバ イ ス の SelectIO リ ソ ース を使用 し て設計す る 場合の一般的なガ イ ド ラ イ ンにつ
いて説明 し ます。
I/O バン ク の規則
多 く の I/O バン ク は 52 個の IOB で構成 さ れ、 HR I/O の ミ ニバン ク は 26 個の IOB で構成 さ れます。 バン ク の数はデ
バ イ ス サ イ ズお よ びパ ッ ケージのピ ン配置に よ り 異な り ます。 各デバ イ ス別の総 I/O バン ク 数は、 『UltraScale アーキ
テ ク チ ャ お よ び製品概要』 (DS890) [参照 3] に記載 さ れてい ます。 図 1-6 に、 標準的な フ ロ アプ ラ ンの例を示 し ます。
『Kintex UltraScale お よ び Virtex UltraScale FPGA のパ ッ ケージお よ びピ ン配置ユーザー ガ イ ド 』 (UG575) [参照 3] には、
デバ イ ス/パ ッ ケージの各組み合わせに対す る I/O バン ク の情報が記載 さ れてい ます。
X-Ref Target - Figure 1-6
%DQN
+3,2V
%DQN
+3,2V
%DQN
+3,2V
%DQN
+3,2V
%DQN
+3,2V
%DQN
+3,2V
%DQN
+3,2V
%DQN
+3,2V
%DQN
+3,2V
%DQN
+3,2V
%DQN
+3,2V
%DQN
+5,2V
%DQN
+3,2V
%DQN
+5,2V
%DQN
+5,2V
8*BFBB
図 1-6 : I/O バン ク の例
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第 1 章 : SelectIO リ ソ ース
SelectIO ピ ンの電源電圧
VCCO
VCCO は、 I/O 回路の主電源です。 表 1-77 の 「VCCO (V)」 の列に、 サポー ト さ れ る 各 I/O 規格の VCCO 要件を記載 し て
お り 、 入力、 出力お よ びオプシ ョ ンの内部差動終端回路に対す る VCCO 要件を示 し てい ます。
あ る HP I/O バン ク の VCCO ピ ンはすべて、 ボー ド 上の同 じ 外部電圧に接続す る 必要があ り ます。 その結果、 その I/O
バン ク 内の全 I/O が同 じ VCCO レベルを共有 し ます。 VCCO 電圧は、 I/O バン ク に割 り 当て ら れた I/O 規格の要件を満
たす必要があ り ます。 VCCO 電圧が適切でない場合には、 機能不全やデバ イ ス の損傷を招 く 可能性があ り ます。
HR I/O バン ク では、 I/O 規格の電圧要件が 1.8V 以下の場合に、 2.5V 以上の VCCO 電圧が加え ら れ る と 、 デバ イ ス は
自動的に過電圧保護モー ド に移行 し ます。 正 し い VCCO 電圧レベルでデバ イ ス を リ コ ン フ ィ ギ ュ レーシ ョ ンす る と 、
通常動作が回復 し ます。
VREF
差動入力バ ッ フ ァ ーを伴 う シ ン グルエン ド I/O 規格には、 入力基準電圧 (VREF) が必要です。 I/O バン ク 内で VREF が
必 要 な 場 合 は、 専 用 の VREF ピ ン を VREF 電源入力 ( 外部) と し て 使用す る か、 内部 で 生成 さ れ る VREF
(INTERNAL_VREF ま たは VREF ス キ ャ ン (HP I/O バン ク のみ)) を使用で き ます。 INTERNAL_VREF 制約に よ っ て、 内
部生成 さ れた基準電圧を使用可能にで き ます。 こ の制約の詳細は、 54 ページの 「SelectIO の属性/制約」 を参照 し て く
だ さ い。
重要 : 入力 I/O 規格に入力基準電圧要件があ り 、内部で生成 さ れ る VREF (INTERNAL_VREF ま たは VREF ス キ ャ ン) を
使用す る バン ク では、 500Ω 抵抗ま たは 1KΩ 抵抗を使用 し て専用の VREF ピ ン を GND に接続 し ます。
I/O 規格に入力基準電圧要件がないバン ク では、専用の VREF ピ ン を (500Ω 抵抗ま たは 1KΩ 抵抗を使用 し て) GND に
接続す る か、 フ ロ ー ト の ま ま に し ます。
内部 VREF ス キ ャ ン機能は HP I/O バン ク で利用可能で、 プ ロ セ ス のば ら つ き やシ ス テ ム条件を考慮す る こ と がで き
ま す。
VCCAUX
補助グ ロ ーバル電源レール (VCCAUX) は、 主にデバ イ ス内にあ る さ ま ざ ま なブ ロ ッ ク の イ ン タ ー コ ネ ク ト ロ ジ ッ ク の
電源 と し て使用 さ れます。 一部の I/O 規格では I/O バン ク 内の入力バ ッ フ ァ ー回路の電源 と し て も 使用 し ます。 1.8V
以下の シ ン グルエ ン ド I/O 規格の一部、 お よ び 2.5V 規格 (HR I/O バ ン ク のみ) の一部が こ れに該当 し ま す。 さ ら に
VCCAUX レールは、 ほ と ん ど の差動 VREF I/O 規格に使用 さ れ る 差動入力バ ッ フ ァ ー回路に も 供給 さ れます。
パ ワ ーオンお よ びパ ワ ーオ フ シーケ ン ス な ど の電源供給要件の詳細は、 UltraScale デバ イ ス のデー タ シー ト [参照 2]
を参照 し て く だ さ い。
VCCAUX_IO
補助 I/O 電源レール (VCCAUX_IO) は、 I/O 回路の電源 と し て使用 さ れます。 VCCAUX_IO には 1.8V 電源のみを供給す る
必要があ り ます。
VCCINT_IO
I/O バン ク の内部電源電圧です。 VCCINT 電源レールに接続 し ます。
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第 1 章 : SelectIO リ ソ ース
コ ン フ ィ ギ ュ レーシ ョ ン中および コ ン フ ィ ギ ュ レーシ ョ ン後の
I/O のス テー ト
UltraScale デバ イ ス には、 I/O バン ク 0 の中に コ ン フ ィ ギ ュ レーシ ョ ン機能専用の ピ ンがあ り ます。 その他、 バン ク 65
(多目的 コ ン フ ィ ギ ュ レーシ ョ ン バン ク ) の中には多目的 (汎用) ピ ン と 呼ばれ る I/O ピ ン があ り 、 コ ン フ ィ ギ ュ レー
シ ョ ン に使用で き 、 コ ン フ ィ ギ ュ レ ーシ ョ ン完了後にプ ロ グ ラ ム可能な I/O ピ ンへ切 り 替わ り ま す。 ま た、 複数の
SLR (Super Logic Region) を持つデバ イ ス の コ ン フ ィ ギ ュ レーシ ョ ン時、 バン ク 60 お よ びバン ク 70 内の ピ ンには、 多
目的ピ ン と 同様の制約があ り ます。 こ れ ら は コ ン フ ィ ギ ュ レーシ ョ ン バン ク ではあ り ませんが、 こ れ ら のバン ク に対
す る 制約が必要にな り ます。
コ ン フ ィ ギ ュ レーシ ョ ン時、 I/O ド ラ イ バーは、 コ ン フ ィ ギ ュ レーシ ョ ンに使用 さ れ る バン ク (バン ク 0 お よ びバン ク
65)、 お よ び前述 し た複数の SLR を持つデバ イ ス のバン ク 60 と バン ク 70 を除 き 、 すべてのバン ク で ト ラ イ ス テー ト
にな り ます。 コ ン フ ィ ギ ュ レーシ ョ ン時 (アプ リ ケーシ ョ ン設定に置 き 換え ら れ る ま で)、 すべての HP I/O バン ク は、
デフ ォ ル ト の IOSTANDARD = LVCMOS18、 SLEW = FAST、 お よ び DRIVE = 12mA の設定を使用 し ます。 それに対応
す る HR I/O バン ク の設定は、 IOSTANDARD = LVCMOS25、 SLEW = FAST、 お よ び DRIVE = 12mA です。 コ ン フ ィ
ギ ュ レーシ ョ ン後、 未 コ ン フ ィ ギ ュ レーシ ョ ンの I/O には ト ラ イ ス テー ト の ド ラ イ バーが含まれ、 パ ッ ド は弱いプル
ダ ウ ンが付 き ます。
バン ク 65 (全デバ イ ス) お よ びバン ク 70 (複数の SLR を持つデバ イ ス のみ) が HR I/O バン ク であ り 、1.8V 以下の VCCO
要件で設定 さ れてい る デバ イ ス では、 イ ン タ ー コ ネ ク ト ロ ジ ッ ク への入力が 0 に接続 さ れてい る か フ ロ ー ト 状態で、
コ ン フ ィ ギ ュ レーシ ョ ン電圧が 2.5V 以上の場合、コ ン フ ィ ギ ュ レーシ ョ ン時にその入力が 0-1-0 に遷移す る 可能性が
あ り ます。 詳細は、 『UltraScale アーキ テ ク チ ャ コ ン フ ィ ギ ュ レーシ ョ ン ユーザー ガ イ ド 』 (UG570) [参照 4] を参照 し
て く だ さ い。
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第 1 章 : SelectIO リ ソ ース
HP I/O バン ク でのみ使用可能な DCI
は じ めに
デバ イ ス の フ ッ ト プ リ ン ト が増加 し 、 シ ス テ ム ク ロ ッ ク が高速化す る につれ、 PC ボー ド のデザ イ ンお よ び製造は さ
ら に困難にな り ます。 エ ッ ジ レー ト が高速にな っ てい る ため、 シ グナル イ ン テ グ リ テ ィ を維持す る こ と が重要な課
題 と な り ます。 PC ボー ド ト レース を適切に終端接続 し て、 反射お よ び リ ン ギ ン グ を防ぐ 必要があ り ます。
従来型の ト レー ス終端方法では、 出力/入力に抵抗を追加 し て レ シーバー / ド ラ イ バー イ ン ピーダ ン ス と ト レース イ
ン ピーダ ン ス を整合 さ せ ます。 し か し 、 デバ イ ス の I/O 数が増加 し た場合、 デバ イ ス ピ ン付近に抵抗を追加す る と
ボー ド 面積 と コ ン ポーネ ン ト 数が増加 し 、 物理的に こ の方法を使用で き ない場合が あ り ま す。 そ こ でXilinx は、 デ
ジ タ ル制御 イ ン ピーダ ン ス (DCI) テ ク ノ ロ ジ を開発 し 、 こ れ ら の問題を克服 し て シ グナル イ ン テ グ リ テ ィ を実現 し
ま し た。
I/O 規格に応 じ て DCI は、 ド ラ イ バーの出力 イ ン ピーダ ン ス を調整す る か、 レ シーバーに並列終端を追加 し 、 伝送 ラ
イ ンの特性 イ ン ピーダ ン ス を正確に整合 さ せます。 DCI は こ れ ら の イ ン ピーダ ン ス を I/O 内で能動的に調整 し 、 VRP
ピ ンに接続 さ れた外部の高精度基準抵抗を 1 つキ ャ リ ブ レーシ ョ ン し ます。 こ れに よ っ て、 プ ロ セ ス に よ る I/O イ ン
ピーダ ン ス の変化が調整 さ れます。 さ ら に、 温度や電源電圧に対 し て も 連続的に イ ン ピーダ ン ス を調整 し ます。
重要 : すべての DCI I/O 規格について、 外部基準抵抗 (RVRP) は 240Ω にす る 必要があ り ます。
並列終端を伴 う I/O 規格の場合、 DCI はレ シーバーを並列終端 し ます。 その結果、 ボー ド 上に終端抵抗を配置す る 必
要がな く な り 、 ボー ド 配線の複雑 さ や コ ン ポーネ ン ト 数を抑え る こ と がで き 、 ス タ ブ反射を な く す こ と に よ り シ グナ
ル イ ン テ グ リ テ ィ を向上で き ます。 ス タ ブでの反射は、 終端抵抗が伝送 ラ イ ンの端部か ら 遠 く に配置 さ れてい る 場合
に発生 し ま す。 DCI を使用す る と 終端抵抗が出力 ド ラ イ バー ま たは入力バ ッ フ ァ ーに可能な限 り 近 く 配置 さ れ る た
め、 ス タ ブ反射は生 じ ません。 終端抵抗の正確な値は並列終端の ODT 属性で指定 し ます。 ま た、 ド ラ イ バー終端の
正確な値は制御 イ ン ピーダ ン ス ド ラ イ バーの OUTPUT_IMPEDANCE 属性で指定 し ます。 DCI は HP I/O バン ク での
み使用で き ます。 HR I/O バン ク では使用で き ません。 HR I/O バン ク では使用で き ません。
DCI では、 I/O バン ク ご と に多目的の基準電圧 VRP ピ ン を 1 つ使用 し 、 ド ラ イ バーの イ ン ピーダ ン ス ま たはそのバン
ク のすべての I/O に対す る 並列終端の値を制御 し ます。
重要 : DCI 規格を使用す る 場合、 VRP ピ ンは基準抵抗に よ っ て GND 終端す る 必要があ り ます。 基準抵抗の値は 240Ω
に し ます。
デザ イ ンに DCI を イ ンプ リ メ ン ト す る 手順は次の と お り です。
1.
HP I/O バン ク に DCI I/O 規格を指定 し ます (表 1-3 参照)。
2.
VRP 多目的ピ ン を グ ラ ン ド に接続 さ れた精密抵抗 (240Ω) へ接続 し ます。
3.
並列終端を持つ適用可能なすべての I/O に対 し て、 ODT 属性を用いて終端値を設定 し ます。 制御 イ ン ピーダ ン ス
ド ラ イ バーを持つ適用可能なすべての I/O に対 し て、 OUTPUT_IMPEDANCE 属性を用いて終端値を設定 し ます。
同 じ I/O バン ク カ ラ ムにあ る い く つかの I/O バン ク で DCI が使用 さ れてい る 場合、 全 I/O カ ラ ムの I/O バン ク すべて
に対応す る 1 本の VRP ピ ンのみが 1 つの精密抵抗へ接続 さ れ る よ う に、 内部の VRP ノ ー ド を カ ス ケー ド 接続で き ま
す。 こ のオプシ ョ ンは DCI カ ス ケー ド 接続 と 呼ばれ、 19 ページの 「DCI カ ス ケー ド 接続」 で詳 し く 説明 し てい ます。
ま た、 こ のセ ク シ ョ ンでは、 I/O バン ク が同 じ I/O バン ク カ ラ ム を共有す る 場合の判断方法について も 説明 し てい ま
す。 バン ク で DCI I/O 規格が使用 さ れていない場合は、 VRP ピ ン を通常の I/O ピ ン と し て利用で き ます。 ピ ン配置の
詳細は、 『UltraScale アーキ テ ク チ ャ パ ッ ケージお よ びピ ン配置ガ イ ド 』 (UG575) [参照 3] で説明 し てい ます。
DCI では I/O の抵抗のオン/オ フ を切 り 替え る こ と に よ り 、 I/O の イ ン ピーダ ン ス を調整 し ます。 こ の調整はデバ イ ス
の ス タ ー ト ア ッ プ シーケ ン ス中に行われ ます。 デフ ォ ル ト では、 第 1 段階の イ ン ピーダ ン ス の調整が終了す る ま で
DONE ピ ンは High にな り ません。
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第 1 章 : SelectIO リ ソ ース
DCI のキ ャ リ ブ レーシ ョ ンは、 DCIRESET プ リ ミ テ ィ ブ を イ ン ス タ ン シエー ト す る こ と で リ セ ッ ト で き ます。 デバ イ
ス の動作中に DCIRESET プ リ ミ テ ィ ブへの RST 入力を ト グルする と 、 DCI ス テー ト マシ ンが リ セ ッ ト さ れ、 キ ャ リ
ブ レーシ ョ ン プ ロ セ ス が再開 さ れます。 DCI を使用す る すべての I/O は、 DCIRESET ブ ロ ッ ク か ら の LOCKED 出力
がアサー ト さ れ る ま で使用で き ません。 こ の機能は、 デバ イ ス の電源投入か ら 規定の動作状態にな る ま での間に温度
/供給電源が大幅に変化す る アプ リ ケーシ ョ ンで有効です。
制御 イ ン ピーダ ン ス ド ラ イ バーには、 OUTPUT_IMPEDANCE 属性で ド ラ イ バー終端の正確な値を指定 し ます。 並列
終端をサポー ト す る I/O 規格の場合、 DCI が電圧レベル VCCO/2 へのテブナン等価回路ま たは分割終端抵抗を、 あ る
いは電圧レベル VCCO へのシ ン グル終端抵抗を構成 し ます。 分割終端抵抗の値は ODT 属性で指定 し ます。 POD お よ
び HSUL 規格では、 DCI は VCCO のシ ン グル終端に対応 し ます。 終端抵抗の値は ODT 属性で指定 し ます。
Match_cycle コ ン フ ィ ギ ュ レーシ ョ ン オプ シ ョ ン
Match_cycle は、 DCI ロ ジ ッ ク が外部基準抵抗に対 し て最初の一致 (キ ャ リ ブ レーシ ョ ン) を達成す る ま で、 デバ イ ス
コ ン フ ィ ギ ュ レ ーシ ョ ン シーケ ン ス の最後で ス タ ー ト ア ッ プ シーケ ン ス を停止 さ せ る こ と がで き る コ ン フ ィ ギ ュ
レーシ ョ ン オプシ ョ ンです。 こ のオプシ ョ ンは、 DCI の整合 と も 言われます。
DCIUpdateMode コ ン フ ィ ギ ュ レーシ ョ ン オプ シ ョ ン
DCIUpdateMode は、 DCI 回路が VRP 基準抵抗へ イ ン ピーダ ン ス整合を ア ッ プデー ト する頻度を指定する コ ン フ ィ ギ ュ
レ ーシ ョ ン オプシ ョ ン です。 ザ イ リ ン ク ス イ ン プ リ メ ン テーシ ョ ン ツ ールでは、 こ のオプ シ ョ ン はデ フ ォ ル ト で
ASREQUIRED に設定 さ れてい ます。 DCIUpdateMode コ ン フ ィ ギ ュ レーシ ョ ン オプシ ョ ンの設定値は次の と お り です。
•
ASREQUIRED : デバ イ ス の初期化時に最初の イ ン ピーダ ン ス調整が行われ、 その後はデバ イ ス動作中に必要に
応 じ て動的に イ ン ピーダ ン ス調整が行われます (デフ ォ ル ト )。
•
QUIET : デバ イ ス の初期化時に イ ン ピーダ ン ス調整が一度行われます。DCIRESET プ リ ミ テ ィ ブ を含むデザ イ ン
では、 こ のプ リ ミ テ ィ ブで RST ピ ンがアサー ト さ れ る ご と に調整が行われます。
推奨 : DCIUpdateMode オプシ ョ ンは、 DCI 回路を正常に動作 さ せ る ためにデフ ォ ル ト の ASREQUIRED を使用す る こ
と を強 く 推奨 し ます。
DCIRESET プ リ ミ テ ィ ブ
DCIRESET は、 デザ イ ンが通常動作 し てい る 間に DCI コ ン ト ロ ー ラ ーの ス テー ト マシ ン を リ セ ッ ト す る 機能を提供
す る ザ イ リ ン ク ス デザ イ ン プ リ ミ テ ィ ブです。 こ のプ リ ミ テ ィ ブは、 DCIUpdateMode が QUIET に設定 さ れてい る デ
ザ イ ン ( 「DCIUpdateMode コ ン フ ィ ギ ュ レーシ ョ ン オプシ ョ ン」 参照) ま たは 「一部のバン ク に固有の DCI 要件」 で
説明 さ れてい る 状況で必要にな り ま す。 DCIRESET プ リ ミ テ ィ ブの詳細は、 『UltraScale アーキ テ ク チ ャ ラ イ ブ ラ リ
ガ イ ド 』 (UG974) [参照 5] を参照 し て く だ さ い。
一部のバン ク に固有の DCI 要件
I/O バン ク 65 内の多目的ピ ン (ま たは、 複数の SLR を持つデバ イ ス のバン ク 60 ま たはバン ク 70 内の ピ ン) のいずれ
かに DCI I/O 規格が (HP I/O バン ク デバ イ ス で) 割 り 当て ら れた場合、 DCIRESET プ リ ミ テ ィ ブ をデザ イ ンに含めて
使用す る 必要があ り ます。 こ の場合、 デザ イ ンは DCIRESET の RST 入力をパルス し た後、 LOCKED 信号がアサー ト
さ れ る ま で待機 し てか ら 、 DCI 規格を使用す る こ れ ら の ピ ンの入力ま たは出力のいずれか を使用す る よ う に し て く だ
さ い。 こ れは、 I/O ピ ンがデバ イ ス の通常の初期化時に発生す る 初期 DCI キ ャ リ ブ レーシ ョ ン を無視す る こ と か ら 必
要です。
結果、 DCIRESET プ リ ミ テ ィ ブが使用 さ れてお ら ず、 DCIUpdateMode が ASREQUIRED に設定 さ れてい る 場合には、
こ れ ら の ピ ンが通常 I/O ピ ンへ切 り 替わ っ た後、 コ ン フ ィ ギ ュ レーシ ョ ン完了時か ら DCI キ ャ リ ブ レーシ ョ ン アル
ゴ リ ズ ムが こ れ ら の ピ ンの DCI 設定を ア ッ プデー ト す る ま での間に予測で き ない遅延が生 じ ます。DCIRESET が使用
さ れてお ら ず、 DCIUpdateMode が QUIET に設定 さ れてい る 場合には、 こ れ ら の ピ ンに DCI 値が設定 さ れ る こ と はあ
り ません。 デザ イ ンに DCIRESET プ リ ミ テ ィ ブ を含めて使用す る と 、 こ れ ら の ピ ンは DCI I/O 規格を使用 し て問題な
く 動作で き る よ う にな り ます。
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第 1 章 : SelectIO リ ソ ース
DCI カ スケー ド 接続
DCI I/O 規格を使用す る HP I/O バン ク には、 ほかの HP I/O バン ク か ら DCI イ ン ピーダ ン ス値を取得す る と い う オプ
シ ョ ンがあ り ます。 図 1-7 に示す よ う に、 各 I/O の イ ン ピーダ ン ス を制御す る ため、 デジ タ ル制御バ ス がバン ク 内全
体に分散 さ れてい ます。
X-Ref Target - Figure 1-7
)URP%DQN$ERYH
7R
/RFDO
%DQN
'&,
)URP%DQN%HORZ
953
8*BFBB
図 1-7 : バン ク 内での DCI 使用
DCI を カ ス ケー ド 接続す る 場合は、 その I/O バン ク (マ ス タ ー バン ク ) の VRP ピ ンに外部基準抵抗を付け る 必要があ
り ます。 同 じ HP I/O バン ク カ ラ ム内にあ る その他の I/O バン ク (ス レーブ バン ク ) では、 VRP ピ ンに外部抵抗がな く
て も マ ス タ ー バン ク と 同 じ イ ン ピーダ ン ス を持つ DCI 規格を使用で き ます。 カ ス ケー ド 接続 さ れたバン ク の DCI イ
ン ピーダ ン ス制御は、 マ ス タ ー I/O バン ク か ら 受け ます。
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第 1 章 : SelectIO リ ソ ース
図 1-8 に、 複数の I/O バン ク をサポー ト す る DCI カ ス ケー ド 接続を示 し ます。 バン ク B を マ ス タ ー I/O バン ク 、 バン
ク A と C を ス レーブ I/O バン ク と みなす こ と がで き ます。
X-Ref Target - Figure 1-8
7R%DQNV$ERYH
:KHQ&DVFDGHG
7R
/RFDO
%DQN
%DQN$
7R
/RFDO
%DQN
'&,
7R
/RFDO
%DQN
953
%DQN%
%DQN&
7R%DQNV%HORZ
:KHQ&DVFDGHG
8*BFBB
図 1-8 : 複数の I/O バン ク をサポー ト する DCI カ スケー ド 接続
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第 1 章 : SelectIO リ ソ ース
DCI カ ス ケー ド 接続を実行す る 際のガ イ ド ラ イ ンは次の と お り です。
•
DCI カ ス ケー ド 接続は、 HP I/O バン ク のカ ラ ムでのみ可能です。
•
マ ス タ ーお よ びス レーブ SelectIO バン ク は、 デバ イ ス上の同 じ HP I/O カ ラ ム上に配置 さ れ る 必要があ り 、 イ ン
タ ーポーザー境界があ る 場合を除 き 、 カ ラ ム全体に広が る こ と がで き ます。
•
ス タ ッ ク ド シ リ コ ン イ ン タ ー コ ネ ク ト (SSI) テ ク ノ ロ ジ を採用 し てい る 大規模 UltraScale デバ イ ス では、 イ ン
タ ーポーザー境界を ま たがっ て DCI を カ ス ケー ド 接続で き ません。
•
マ ス タ ー I/O バン ク お よ びス レーブ I/O バン ク の VCCO お よ び VREF (該当する 場合) の電圧は同一であ る 必要が
あ り ます。
•
同 じ HP I/O カ ラ ムに含まれ る も のの DCI を使用 し ない I/O バン ク (パ ス スルー バン ク ) は、DCI 設定を組み合わ
せ る ための VCCO お よ び VREF の電圧規則に従 う 必要はあ り ません。
•
DCI I/O のバン ク 互換性規則は、 すべてのマ ス タ ーお よ びス レーブ バン ク で満た さ れ る 必要があ り ます。
•
同 じ I/O カ ラ ムにあ る I/O バン ク を確認する 場合は、 『UltraScale アーキ テ ク チ ャ パ ッ ケージお よ びピ ン配置ガ イ
ド 』 (UG575) [参照 3] の 「ダ イ レベルでのバン ク 番号の概要」 にあ る 図を参照 し て く だ さ い。
•
DCI カ ス ケー ド 接続に関す る 詳細は、 54 ページの 「DCI_CASCADE 制約」 を参照 し て く だ さ い。
推奨 : 未使用の I/O バン ク の VCCO ピ ン を フ ロ ーテ ィ ン グ状態に し てお く と 、 こ れ ら の ピ ンやバン ク 内の I/O ピ ン に
対す る ESD 保護の レベルが下が る ため、 未使用バン ク に電源を投入す る 必要があ り ます。 バン ク に電源が投入 さ れ
ない場合は、 DCI は こ の電源未投入のバン ク でその ま ま カ ス ケー ド 接続で き ます。
DCI カ ス ケー ド 接続を使用す る 場合、 カ ス ケー ド 接続せずにバン ク ご と に DCI を使用する 場合に比べて、 ソ ース終端
お よ びオン ダ イ 入力終端でのば ら つ き が大 き く な り ます。
制御イ ン ピーダ ン ス ド ラ イバー (ソ ース終端)
高速ま たは高性能アプ リ ケーシ ョ ン向けにシ グナル イ ン テ グ リ テ ィ を最適化する には、ド ラ イ バーの出力 イ ン ピーダ
ン ス を、 伝送 ラ イ ンお よ び レ シーバーの イ ン ピーダ ン ス に整合 さ せ る こ と が必要です。 最 も 望ま し いのは、 ド ラ イ
バーの出力 イ ン ピーダ ン ス と 、 駆動す る ラ イ ンの特性 イ ン ピーダ ン ス が一致 し てい る こ と です。 こ れ ら が一致 し てい
ない と 、 不連続性に よ っ て反射が発生す る 可能性があ り ます。 こ の問題を解決す る ために、 設計者は駆動能力が大 き
く 低 イ ン ピーダ ン ス の ド ラ イ バー ピ ン の近傍に、 外部 ソ ー ス 直列終端抵抗を接続す る 場合があ り ま す。 その抵抗値
は、 ド ラ イ バーの出力 イ ン ピーダ ン ス と の和が伝送 ラ イ ンの イ ン ピーダ ン ス にほぼ等 し く な る よ う に決定 さ れます。
DCI には制御 イ ン ピーダ ン ス出力 ド ラ イ バーがあ る ため、 外部に ソ ース終端抵抗を使用 し な く て も 反射を排除で き ま
す。 イ ン ピーダ ン ス は、 外部基準抵抗か ら 派生 し ます。
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第 1 章 : SelectIO リ ソ ース
図 1-9 に、 デバ イ ス内の制御 イ ン ピーダ ン ス ド ラ イ バーを示 し ます。
X-Ref Target - Figure 1-9
,2%
5
=
+3%DQN'&,
8*BFBB
図 1-9 : 制御イ ン ピーダ ン ス ド ラ イバー
表 1-2 に、 制御 イ ン ピーダ ン ス ド ラ イ バーをサポー ト す る DCI 入力規格を示 し ます。
表 1-2 : 制御イ ン ピーダ ン ス ド ラ イバーをサポー ト する全 DCI I/O 規格
HSTL_I_DCI
DIFF_HSTL_I_DCI
LVDCI_18
HSTL_I_DCI_18 DIFF_HSTL_I_DCI_18 LVDCI_15
HSUL_12_DCI DIFF_HSUL_12_DCI SSTL18_I_DCI DIFF_SSTL18_I_DCI
POD12_DCI
DIFF_POD12_DCI
SSTL15_DCI
HSTL_I_DCI_12 DIFF_HSTL_I_DCI_12 HSLVDCI_18 POD10_DCI
DIFF_POD10_DCI
SSTL135_DCI DIFF_SSTL135_DCI
HSLVDCI_15
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SSTL12_DCI
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DIFF_SSTL15_DCI
DIFF_SSTL12_DCI
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分割終端 DCI (VCCO/2 へのテ ブナン等価終端)
HSTL や SSTL の一部の I/O 規格は、 VCCO/2 の電圧の VTT に終端す る 、 入力終端抵抗 (R) が必要です (図 1-10 参照)。
X-Ref Target - Figure 1-10
9&&2
,2%
5
=
95()
8*BFBB
図 1-10 : DCI を使用 し ない VCCO /2 の入力終端 (R = Z0)
分割終端 DCI は、2 倍の抵抗値 (2R) に よ る テブナン等価回路を構成 し ます。一方を VCCO に終端 し 、 も う 一方は GND
に終端接続 し てい ます。 分割終端 DCI は こ の方法に よ っ て、 VCCO/2 に終端す る 等価回路を提供 し ます。 2R 終端抵抗
は、 ODT 属性を プ ロ グ ラ ム し て設定 し ます。 VCCO お よ び GND への抵抗は、 ODT で設定 し た値の 2 倍にな り ます。
た と えば、 VCCO/2 への約 50Ω のテブナン等価並列終端回路を実現す る には、 VRP ピ ンに 240Ω の外部高精度抵抗が
必要、 かつ、 ODT を RTT_48 に設定 し ます。 分割終端 DCI について ODT で設定可能な値は、 RTT_40、 RTT_48、 ま
たは RTT_60 です。
表 1-3 に、 分割終端をサポー ト す る DCI 入力規格を示 し ます。
表 1-3 : 分割終端 DCI をサポー ト する全 DCI I/O 規格
HSTL_I_DCI
DIFF_HSTL_I_DCI
SSTL18_I_DCI
DIFF_SSTL18_I_DCI
HSTL_I_DCI_18
DIFF_HSTL_I_DCI_18
SSTL15_DCI
DIFF_SSTL15_DCI
HSTL_I_DCI_12
DIFF_HSTL_I_DCI_12
SSTL135_DCI
DIFF_SSTL135_DCI
SSTL12_DCI
DIFF_SSTL12_DCI
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第 1 章 : SelectIO リ ソ ース
図 1-11 に分割終端 DCI を示 し ます。
X-Ref Target - Figure 1-11
,2%
9&&2
5
=
95()
5
+3%DQN'&,
8*BFBB
図 1-11 : 分割終端 DCI によ る VCCO /2 の入力終端 (R = Z0)
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シ ングル終端 DCI
一部の I/O 規格 (POD10、 POD12、 HSUL_12、 お よ び DIFF_HSUL_12) は、 VCCO の VTT 電圧に終端す る 入力終端抵抗
(R) が必要です (図 1-12 参照)。
X-Ref Target - Figure 1-12
,2%
9&&2
5
=
95()
+3,2%DQN
8*BFBB
図 1-12 : DCI を使用 し ない VCCO の入力終端 (R = Z0)
表 1-4 に、 シ ン グル終端をサポー ト す る DCI 入力規格を示 し ます。
表 1-4 : シ ングル終端 DCI をサポー ト する全 DCI I/O 規格
POD12_DCI
DIFF_POD12_DCI
HSUL_12_DCI
POD10_DCI
DIFF_POD10_DCI
DIFF_HSUL_12_DCI
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図 1-13 に示す よ う に、 シ ン グル終端 DCI は VCCO への終端を内部で生成 し ます。 終端抵抗の値は ODT 属性で指定 し
ます。 ODT で設定可能な値は次の と お り です。
•
POD 規格のみ : RTT_40、 RTT_48、 RTT_60
•
HSUL_12_DCI お よ び DIFF_HSUL_12_DCI のみ : RTT_120、 RTT_240
•
RTT_NONE
X-Ref Target - Figure 1-13
,2%
9&&2
5
=
95()
+3,2%DQN'&,
8*BFBB
図 1-13 : シ ングル終端 DCI によ る VCCO への入力終端 (R = Z0)
た と えば、 POD12_DCI 規格の場合、 VCCO への約 50Ω のシ ン グル終端を実現す る には、 VRP ピ ンに 240Ω の外部高
精度抵抗が必要 と な り 、 かつ、 ODT を RTT_48 に設定 し ます。
VRP 外部抵抗のデザイ ン移行ガ イ ド ラ イ ン
DCI 機能を持つ従来のXilinx FPGA フ ァ ミ リ の場合、 VRN や VRP ピ ン に接続 さ れた外部基準抵抗 と はわずかに異な
る 回路が制御 イ ン ピーダ ン ス ド ラ イ バー と 分割終端 イ ン ピーダ ン ス のキ ャ リ ブ レ ーシ ョ ン に使用 さ れてい ま し た。
Xilinx 7 シ リ ーズ FPGA の DCI では、 外部抵抗 と 同 じ 値にな る よ う に分割終端回路の各側がキ ャ リ ブ レーシ ョ ン さ れ
ます。 た と えば、 VCCO/2 への並列終端抵抗の値を 50Ω の と き 、 7 series デバ イ ス では、 VRN お よ び VRP ピ ンに 100Ω
の外部抵抗が必要にな り ます。
UltraScale デバ イ ス では、 必要な DCI 終端値に関係な く 、 VRP ピ ン の外部抵抗は 240Ω であ る こ と が求め ら れ ます。
UltraScale デバ イ ス の VRP ピ ンには 2 つではな く 1 つの抵抗 し か必要あ り ません。 分割終端抵抗ま たはシ ン グル終端
抵抗の正確な値は、 ユーザー制御可能な ODT 属性で指定 し ます。
HSTL お よ び SSTL の分割終端 DCI 規格について ODT で設定可能な値は、 RTT_40、 RTT_48、 ま たは RTT_60 です。
重要 : 分割終端 DCI 規格の場合、 こ の ODT 値は必要な VCCO/2 へのテブナン抵抗を示 し ます。
シ ン グ ル終端 POD 規格につい て ODT で設定可能な値は、 RTT_40、 RTT_48、 ま た は RTT_60 です。 シ ン グ ル終端
HSUL 規格について ODT で設定可能な値は、 RTT_120、 RTT_240、 ま たは RTT_NONE です。
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第 1 章 : SelectIO リ ソ ース
重要 : シ ン グル終端 DCI 規格の場合、 こ の ODT 値は必要な VCCO への抵抗を示 し ます。
制御 イ ン ピ ー ダ ン ス ド ラ イ バー を 伴 う DCI 規格 を 選択す る 場合、 制御 イ ン ピ ー ダ ン ス ド ラ イ バーの終端値は、
OUTPUT_IMPEDANCE 属性を使用 し て、 DCI ス テー ト マシ ン で指定 し ます。 OUTPUT_IMPEDANCE 属性で設定可能
な値は、 RDRV_40_40、 RDRV_48_48、 RDRV_60_60、 お よ び RDRV_NONE_NONE です。
T_DCI デザイ ン移行ガ イ ド ラ イ ン
Xilinx 7 series アーキ テ ク チ ャ は、 ト ラ イ ス テー ト 時に内部入力分割終端がサポー ト さ れ る 、 双方向 I/O コ ン フ ィ ギ ュ
レーシ ョ ンの T_DCI 規格に対応 し てい ま し た。 こ の よ う な T_DCI 規格は、 UltraScale デバ イ ス ではサポー ト さ れてい
ません。 ただ し 、 UltraScale アーキ テ ク チ ャ DCI 規格の多 く が同様の双方向 コ ン フ ィ ギ ュ レーシ ョ ンに対応可能です。
表 1-5 に、 Vivado® Design Suite を用いて設計 し た場合に、 相当する UltraScale アーキテ ク チ ャ 規格へ透過的に移植ま
たは移行 さ れ る T_DCI 規格を示 し ます。
表 1-5 : ザイ リ ン ク ス デバイ ス アーキテ ク チ ャ 間で移行 さ れる T_DCI I/O 規格
7 シ リ ーズ アーキテ ク チ ャ の I/O 規格
UltraScale アーキテ ク チ ャの相当する I/O 規格
DIFF_SSTL15_T_DCI
DIFF_SSTL15_DCI
DIFF_SSTL135_T_DCI
DIFF_SSTL135_DCI
DIFF_SSTL12_T_DCI
DIFF_SSTL12_DCI
SSTL15_T_DCI
SSTL15_DCI
SSTL135_T_DCI
SSTL135_DCI
SSTL12_T_DCI
SSTL12_DCI
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第 1 章 : SelectIO リ ソ ース
DCI I/O 規格のサポー ト
表 1-6 に、 DCI がサポー ト す る 規格を示 し ます。
表 1-6 : サポー ト さ れる全 DCI I/O 規格
LVDCI_18
HSTL_I_DCI
DIFF_HSTL_I_DCI
SSTL18_I_DCI
DIFF_SSTL18_I_DCI
LVDCI_15
HSTL_I_DCI_18
DIFF_HSTL_I_DCI_18
SSTL15_DCI
DIFF_SSTL15_DCI
HSLVDCI_18
HSTL_I_DCI_12
DIFF_HSTL_I_DCI_12
SSTL135_DCI
DIFF_SSTL135_DCI
SSTL12_DCI
DIFF_SSTL12_DCI
HSUL_12_DCI
DIFF_HSUL_12_DCI
POD12_DCI
DIFF_POD12_DCI
POD10_DCI
DIFF_POD10_DCI
HSLVDCI_15
DCI を適切に使用す る には、 次の手順に従っ て く だ さ い。
1.
VCCO ピ ンは、 その I/O バン ク 内の I/O 規格に基づいて、 適切な VCCO 電圧に接続 し ます。
2.
I/O 規格の属性を使用す る か、 ま たは HDL コ ー ド で イ ン ス タ ン シエー ト し て、 Vivado Design Suite で正 し い DCI
の I/O バ ッ フ ァ ーを使用 し て く だ さ い。
3.
DCI 規格では、 外部の基準抵抗を多目的 VRP ピ ンに接続す る 必要があ り ます。 こ の場合、 こ の多目的ピ ンは、
DCI を使用す る I/O バン ク 内、 ま たは DCI カ ス ケー ド 接続を用い る マ ス タ ー I/O バン ク 内で汎用 I/O と し て使用
で き ま せん。 ピ ン位置の詳細は、 ピ ン配置表を参照 し て く だ さ い。 VRP ピ ン は基準抵抗に よ っ て GND にプル
ア ッ プ/プルダ ウ ンす る 必要があ り ます。 こ の要件の例外は、 DCI を カ ス ケー ド 接続 し た場合の ス レーブ I/O バン
ク で、 こ の よ う なバン ク の VRP ピ ンは汎用 I/O と し て使用で き ます。
4.
外部基準抵抗の値は 240Ω に固定 さ れ、 GND に接続 さ れてい ます。
5.
次の DCI I/O バン ク の規則に従っ て く だ さ い。
a.
同 じ I/O バン ク ま たは DCI カ ス ケー ド 接続の場合の I/O バン ク のグループのすべての入力に対 し ては、 同 じ
VREF を使用 し て く だ さ い。
b.
同 じ I/O バン ク 内のすべての入力お よ び出力に対 し て同 じ VCCO を使用 し て く だ さ い。
c.
イ ン ピーダ ン ス は RVRP (240Ω) に制約 さ れません。 DCI ス テー ト マシ ンが、 OUTPUT_IMPEDANCE 属性 と
ODT 属性を使用 し て、 制御 イ ン ピーダ ン ス ド ラ イ バー用だけでな く 、 分割終端やシ ン グル終端の コ ン フ ィ
ギ ュ レーシ ョ ン用に適切な ス ケー リ ン グ値を算出 し ます。
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第 1 章 : SelectIO リ ソ ース
I/O におけるキ ャ リ ブ レーシ ョ ン な し の終端
HR I/O バン ク お よ び HP I/O バン ク には、HSTL と SSTL 規格対応のキ ャ リ ブ レーシ ョ ン な し の入力用オンチ ッ プ分割
終端機能 (オプシ ョ ン)、 お よ び POD と HSUL 規格対応のシ ン グル終端機能があ り ます。 こ れ ら の機能は DCI 機能に
類似 し てい ます。 オプシ ョ ン機能は、 HSTL お よ び SSTL 規格の タ ーゲ ッ ト 抵抗値の 2 倍 (2R、 R = Z0) と な る 2 つの
内部抵抗を使用 し てテブナン等価回路を生成 し ます。一方の抵抗を VCCO に、も う 一方の抵抗を GND に終端 し 、HSTL
お よ び SSTL 規格の中間レベル VCCO/2 への R/2 を使用 し て テブナン等価終端回路を作成 し ます。 POD お よ び HSUL
規格については、 1 つの抵抗を VCCO に終端 し ます。
DCITERMDISABLE (HP I/O バン ク ) ま たは INTERMDISABLE (HR I/O バン ク ) がアサー ト さ れてい る 場合を除いて出
力バ ッ フ ァ ーが ト ラ イ ス テー ト 状態の と き は、 入力お よ び双方向ピ ンに抵抗が常に存在 し ます。 ただ し 、 こ のキ ャ リ
ブ レーシ ョ ン な し のオプシ ョ ン終端 と DCI には重要な違いがあ り ます。 DCI を使用す る 場合は、 VRP ピ ン の外部基
準抵抗へキ ャ リ ブ レーシ ョ ン し ますが、 こ のキ ャ リ ブ レーシ ョ ン な し の入力終端機能では、 温度、 プ ロ セ ス、 電圧に
よ る 変動を補正す る キ ャ リ ブ レーシ ョ ン ルーチンがない内部抵抗を適用 し ます。 こ の内部抵抗の指定には ODT 属性
を使用 し ます。
•
HSTL お よ び SSTL の分割終端規格について ODT で設定可能な値は、 RTT_40、 RTT_48、 RTT_60、 ま たは
RTT_NONE です。
•
シ ン グル終端 POD 規格について ODT で設定可能な値は、 RTT_40、 RTT_48、 RTT_60、 ま たは RTT_NONE です。
•
シ ン グル終端 HSUL 規格について ODT で設定可能な値は、 RTT_120、 RTT_240、 ま たは RTT_NONE です。
DCI と キ ャ リ ブ レーシ ョ ン な し の終端をデザ イ ンへ適用す る 方法の主な違いは、 DCI I/O 規格が選択 さ れてい る か ど
う かです。 DCI お よ びキ ャ リ ブ レーシ ョ ン な し の I/O 規格の両方について、 終端抵抗の値は ODT 属性で指定 し ます。
表 1-7 に、 キ ャ リ ブ レーシ ョ ン な し の終端を HR お よ び HP I/O バン ク の両方でサポー ト する I/O 規格をすべて示 し て
い ます。
表 1-7 : キ ャ リ ブ レーシ ョ ン な し の終端をサポー ト する I/O 規格
HSTL_I
DIFF_HSTL_I
SSTL18_I
DIFF_SSTL18_I
POD12
DIFF_POD12
HSTL_II
DIFF_HSTL_II
SSTL18_II
DIFF_SSTL18_II
POD10
DIFF_POD10
HSTL_I_18
DIFF_HSTL_I_18
SSTL15_R
DIFF_SSTL15_R
HSUL_12
DIFF_HSUL_12
HSTL_II_18
DIFF_HSTL_II_18
SSTL15
DIFF_SSTL15
SSTL135_R
DIFF_SSTL135_R
SSTL135
DIFF_SSTL135
SSTL12
DIFF_SSTL12
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第 1 章 : SelectIO リ ソ ース
HP I/O バン ク におけるキ ャ リ ブ レーシ ョ ン な し の ソ ース終端
HP I/O バン ク には、 SSTL、 HSTL、 POD、 お よ び HSUL 規格対応のキ ャ リ ブ レーシ ョ ン な し の ソ ース終端機能 (オプ
シ ョ ン) があ り ます。 こ の機能は、 伝送 ラ イ ン の特性 イ ン ピーダ ン ス と 一致す る よ う に、 サポー ト さ れてい る 規格に
応 じ て 40 Ω、 48Ω、 ま たは 60Ω の ド ラ イ バー と し て動作 し ます。
こ のキ ャ リ ブ レーシ ョ ン な し の分割終端オプシ ョ ン と DCI には重要な違いがあ り ます。 DCI を使用す る 場合は、 VRP
ピ ン の外部基準抵抗へキ ャ リ ブ レーシ ョ ン し ますが、 OUTPUT_IMPEDANCE 属性で指定す る キ ャ リ ブ レーシ ョ ン な
し の ソ ース終端機能では、 温度、 プ ロ セ ス、 電圧に よ る 変動を補正する キ ャ リ ブ レーシ ョ ン ルーチンが利用で き ない
内部抵抗を適用 し ます。
重要 : こ の機能は HP I/O バン ク でのみ使用で き ます。
OUTPUT_IMPEDANCE 属性で設定可能な値は、 RDRV_40_40、 RDRV_48_48、 ま たは RDRV_60_60 です。
DCI と キ ャ リ ブ レ ーシ ョ ン な し の終端をデザ イ ンへ適用す る 方法の主な違いは、 DCI I/O 規格 ま たはキ ャ リ ブ レ ー
シ ョ ン な し の終端の ど ち ら を使用す る か選択す る と き に決ま り ます。 DCI と キ ャ リ ブ レーシ ョ ン な し の I/O 規格の両
方において、 ソ ース終端値は OUTPUT_IMPEDANCE 属性で指定 し ます。
表 1-8 に、 キ ャ リ ブ レーシ ョ ン な し の ソ ース終端を HP I/O バン ク でサポー ト す る I/O 規格をすべて示 し てい ます。
表 1-8 : HP I/O バン ク でキ ャ リ ブ レーシ ョ ン な し のソ ース終端をサポー ト する I/O 規格
HSTL_I
DIFF_HSTL_I
SSTL18_I
DIFF_SSTL18_I
POD12
DIFF_POD12
HSTL_I_18
DIFF_HSTL_I_18
SSTL15
DIFF_SSTL15
POD10
DIFF_POD10
HSTL_I_12
DIFF_HSTL_I_12
SSTL135
DIFF_SSTL135
HSUL_12
DIFF_HSUL_12
SSTL12
DIFF_SSTL12
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HP I/O バン ク における レ シーバー オ フ セ ッ ト 制御
HP I/O バン ク でサポー ト さ れ る I/O 規格のサブセ ッ ト については、 プ ロ セ ス のば ら つ き (最大 ±35mV) が原因で発生
す る 入力バ ッ フ ァ ーに内在のオ フ セ ッ ト を キ ャ ン セルす る 機能が UltraScale アーキ テ ク チ ャ に よ っ て提供 さ れ ます。
こ の機能は、 図 1-14 ～図 1-15 に示す IBUFE3、 IBUFDSE3、 IOBUFE3、 お よ び IOBUFDSE3 プ リ ミ テ ィ ブ を用いて利
用で き ます。 オ フ セ ッ ト キ ャ リ ブ レーシ ョ ンには、 イ ン タ ー コ ネ ク ト ロ ジ ッ ク デザ イ ンに制御 ロ ジ ッ ク を構築す る
こ と が求め ら れます。
X-Ref Target - Figure 1-14
,%8)(
2
,
95()
26&B(1
2IIVHW
&DOLEUDWLRQ
/RJLF
26&>@
8*BFBB
図 1-14 : シ ン グルエ ン ド I/O 規格のオ フ セ ッ ト キ ャ リ ブ レーシ ョ ンの接続図
X-Ref Target - Figure 1-15
7
,2%8)'6(
,2
,2%
,
2IIVHW
&DOLEUDWLRQ
/RJLF
2
26&>@
26&B(1>@
95()
8*BFBB
図 1-15 : 差動 I/O 規格のオ フ セ ッ ト キ ャ リ ブ レーシ ョ ンの接続図
1.
オ フ セ ッ ト キ ャ ン セ レーシ ョ ン機能は、 サポー ト さ れ る I/O 規格に対 し て次の場合にア ク テ ィ ブにで き ます。
a.
オ フ セ ッ ト 制御の属性 OFFSET_CNTRL が FABRIC に設定 さ れてい る 。
b.
OSC_EN ポー ト が 1'b1 (シ ン グルエン ド I/O 規格) ま たは 2'b11 (差動 I/O 規格) に設定 さ れてい る 。
重要 : 差動 I/O 規格に OSC_EN を使用 し てい る 場合、 2'b10 ま たは 2'b01 は不正な値 と な り ます。
2.
オ フ セ ッ ト キ ャ ン セ レーシ ョ ン機能がア ク テ ィ ブにな る と 、 バ ッ フ ァ ーへの入力が VREF (差動 I/O、 両方の信号
が VREF にプルア ッ プ さ れ る ) にプルア ッ プ さ れます。 バ ッ フ ァ ーに内在す る オ フ セ ッ ト に基づいて、 出力 (O) は
ロ ジ ッ ク 1 ま たは ロ ジ ッ ク 0 のいずれかにな り ます。 ロ ジ ッ ク 1 は正のオ フ セ ッ ト を示 し ます。 ロ ジ ッ ク 0 は負
のオ フ セ ッ ト を 示 し ま す。 シ ミ ュ レ ーシ ョ ン では、 こ のハー ド ウ ェ ア動作は、 シ ミ ュ レ ーシ ョ ン 専用の属性
(SIM_INPUT_BUFFER_OFFSET) を負 ま たは正の値 (–50mV ～ +50mV) に設定す る こ と で再現で き ま す。 こ のシ
ミ ュ レ ーシ ョ ン専用の属性は IBUFE3、 IBUFDSE3、 IOBUFE3、 お よ び IOBUFDSE3 プ リ ミ テ ィ ブでサポー ト さ
れます。
3.
O の値に基づいて、 FABRIC キ ャ リ ブ レーシ ョ ン ロ ジ ッ ク は、 O が フ リ ッ プ し た と 見な さ れ る ま で OSC[3:0] を
正方向ま たは負方向に ス イ ープ し ます。 O が フ リ ッ プする 値は、 バ ッ フ ァ ーに内在す る オ フ セ ッ ト を キ ャ ン セル
す る のに必要なオ フ セ ッ ト 値です。 表 1-9 に、 各 OSC 設定で提供 さ れ る オ フ セ ッ ト キ ャ ン セ レーシ ョ ンの近似
値を示 し ます。
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表 1-9 : 各 OSC 設定のオ フ セ ッ ト キ ャ ン セ レーシ ョ ンの近似値
OSC[3:0]
オ フ セ ッ ト キ ャ ン セ レーシ ョ ンの概算
(mV)
OSC[3:0]
オ フ セ ッ ト キ ャ ン セ レーシ ョ ンの概算
(mV)
0000
0
1000
0
0001
-5
1001
5
0010
-10
1010
10
0011
-15
1011
15
0100
-20
1100
20
0101
-25
1101
25
0110
-30
1110
30
0111
-35
1111
35
た と えば、 バ ッ フ ァ ーの入力オ フ セ ッ ト が 15mV の場合、 オ フ セ ッ ト を キ ャ ン セルす る には OSC[3:0] = 1011 と
設定 し ます。 OSC[3:0] = 1011入力オ フ セ ッ ト が -10mV の場合は OSC[3:0] = 0010 と 設定 し ます。
4.
最大オ フ セ ッ ト (–35mV ま たは 35mV) において も O が フ リ ッ プ し ない場合、全体を と お し て O が継続 し て ロ ジ ッ
ク 1 状態の と き は OSC を最大 –35mV (0111) に設定 し 、継続 し て ロ ジ ッ ク 0 状態の と き は OSC を +35mV (1111)
に設定 し 、 手順 5 に進みます。
5.
必要なオ フ セ ッ ト が決定 し た ら 、 OSC_EN を 1'b0 (シ ン グルエン ド I/O 規格) ま たは 2'b00 (差動 I/O 規格) に設
定 し てオ フ に し 、 通常動作を再開で き る よ う に し ます。
推奨 : オ フ セ ッ ト キ ャ リ ブ レーシ ョ ンは、 外部バ イ ア ス ま たは終端を用い る 入力で実行 し ない よ う に し て く だ さ い。
重要 : OSC[3:0] は、 上半分ま たは下半分のバン ク 内にあ る すべての I/O (バン ク の上半分ま たは下半分にあ る 26 の連
続す る I/O) で共有 さ れ る バ ス です。
表 1-10 に、 レ シーバー オ フ セ ッ ト 制御をサポー ト する I/O 規格を示 し ます。
表 1-10 : レ シーバー オ フ セ ッ ト 制御をサポー ト する I/O 規格
POD12
DIFF_POD12
POD12_DCI
DIFF_POD12_DCI
HP I/O バン ク における レ シーバー VREF スキ ャ ン
HP I/O バン ク 内にあ る オプシ ョ ン の VREF ス キ ャ ンは入力バ ッ フ ァ ーの内部 VREF を細か く 調整す る のに役立つ機能
で、 I/O 規格のサブセ ッ ト の性能を最大限に引 き 出す こ と がで き ま す。 こ の機能は、 図 1-16 に示す よ う に、 IBUFE3
お よ び IOBUFE3 の各プ リ ミ テ ィ ブ と HPIO_VREF プ リ ミ テ ィ ブ を併用 し て有効に し ます。 VREF ス キ ャ ンには、 イ ン
タ ー コ ネ ク ト ロ ジ ッ ク デザ イ ンに制御 ロ ジ ッ ク を構築す る こ と が求め ら れます。
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X-Ref Target - Figure 1-16
,%8)(
2
,
95()6FDQ/RJLF
26&B(1
26&>@
95()
+3,2B95()
)$%5,&B95()B781(>@
8*BFBB
図 1-16 : VREF スキ ャ ン機能の利用を可能にする イ ン タ ー コ ネ ク ト ロ ジ ッ クからの接続図
図 1-17 に示す よ う に、 VREF ス キ ャ ン機能を使用 し て内部 VREF を調整す る こ と で、 1 つのバン ク 内にあ る 13 の連続
す る I/O (1 バ イ ト グループ) の VREF を制御 し ます。 1 つのバン ク 内には 4 つのバ イ ト グループがあ り ます。 4 つの異
な る VREF が 1 つのバン ク 内で (各バン ク に 4 つのバ イ ト グループ) 可能です。 ただ し 、 こ の機能を使用す る には、 バ
ン ク の中央 VREF を INTERNAL_VREF 属性を使用 し て設定する 必要があ り ます ( 「内部 VREF」 参照)。 異な る VREF 仕
様の I/O 規格を用いた入力は、 同 じ バン ク 内に配置す る こ と はで き ません。 調整 さ れた VREF 接続 (HPIO_VREF プ リ
ミ テ ィ ブの VREF 出力) は、 バ イ ト グループの境界を通過で き ません。
X-Ref Target - Figure 1-17
2
95()
2
FRQVHFXWLYH,2V
E\WHJURXSZLWKLQ
RQH+3,2EDQN
95()
2
95()
,%8)(
2
95()
)$%5,&B95()B781(>@
95()
6FDQ
/RJLF
+3,2B95()
8*BFBB
図 1-17 : バン ク内のバイ ト グループ ご と の VREF スキ ャ ン接続
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内部 VREF (INTERNAL_VREF お よ び VREF ス キ ャ ン) は、1 つのバン ク 内で外部 VREF と 組み合わせて使用で き ません。
I/O 規格に基づいて VREF ス キ ャ ン範囲を設定す る には、 VREF_CNTR を HPIO_VREF UNISIM プ リ ミ テ ィ ブ と 共に使
用 し ます。
こ のセ ク シ ョ ンでは、 VREF_CNTR 属性の有効な値について説明 し ます。
•
FABRIC_RANGE1 (POD 規格)
•
FABRIC_RANGE2 (その他の適用可能な規格)
レ シーバーの VREF ス キ ャ ン機能を使用す る 場合、 POD 規格では FABRIC_RANGE1 が、 その他の適用可能な規格で
は FABRIC_RANGE2 が、 それぞれ使用 さ れます。 FABRIC_VREF_TUNE[6:0] ポー ト は、 イ ン タ ー コ ネ ク ト ロ ジ ッ ク
か ら の VREF の調整に使用 さ れます。FABRIC_VREF_TUNE の さ ま ざ ま な値 と VREF_CNTR の範囲について、VREF の
近似値を表 1-11 に示 し ます。
表 1-11 : VREF スキ ャ ン機能を使用 し て得 られる VREF の近似値
FABRIC_TUNE_VREF[6:0]
VREF (VCCO に対する割合 (%))
VREF_CNTR = FABRIC_RANGE1
VREF_CNTR = FABRIC_RANGE2
000 0001
58.00%
43.00%
000 0010
58.50%
43.50%
000 0011
59.00%
44.00%
000 0100
59.50%
44.50%
000 0101
60.00%
45.00%
000 0110
60.50%
45.50%
000 0111
61.00%
46.00%
000 1000
61.50%
46.50%
000 1001
62.00%
47.00%
000 1010
62.50%
47.50%
000 1011
63.00%
48.00%
000 1100
63.50%
48.50%
000 1101
64.00%
49.00%
000 1110
64.50%
49.50%
000 0000
65.00%
50.00%
000 1111
65.50%
50.50%
001 0000
66.00%
51.00%
001 0001
66.50%
51.50%
001 0010
67.00%
52.00%
001 0011
67.50%
52.50%
001 0100
68.00%
53.00%
001 0101
68.50%
53.50%
001 0110
69.00%
54.00%
001 0111
69.50%
54.50%
001 1000
70.00%
55.00%
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表 1-11 : VREF スキ ャ ン機能を使用 し て得 られる VREF の近似値 (続き)
FABRIC_TUNE_VREF[6:0]
VREF (VCCO に対する割合 (%))
VREF_CNTR = FABRIC_RANGE1
VREF_CNTR = FABRIC_RANGE2
001 1001
70.50%
55.50%
001 1010
71.00%
56.00%
001 1011
71.50%
56.50%
001 1100
72.00%
57.00%
001 1101
72.50%
57.50%
001 1110
73.00%
58.00%
001 1111
73.50%
58.50%
010 0000
74.00%
59.00%
010 0001
74.50%
59.50%
010 0010
75.00%
60.00%
010 0011
75.50%
60.50%
010 0100
76.00%
61.00%
010 0101
76.50%
61.50%
010 0110
77.00%
62.00%
010 0111
77.50%
62.50%
010 1000
78.00%
63.00%
010 1001
78.50%
63.50%
010 1010
79.00%
64.00%
010 1011
79.50%
64.50%
010 1100
80.00%
65.00%
010 1101
80.50%
65.50%
010 1110
81.00%
66.00%
010 1111
81.50%
66.50%
011 0000
82.00%
67.00%
011 0001
82.50%
67.50%
011 0010
83.00%
68.00%
011 0011
83.50%
68.50%
011 0100
84.00%
69.00%
011 0101
84.50%
69.50%
011 0110
85.00%
70.00%
011 0111
85.50%
70.50%
011 1000
86.00%
71.00%
011 1001
86.50%
71.50%
011 1010
87.00%
72.00%
011 1011
87.50%
72.50%
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表 1-11 : VREF スキ ャ ン機能を使用 し て得 られる VREF の近似値 (続き)
FABRIC_TUNE_VREF[6:0]
VREF (VCCO に対する割合 (%))
VREF_CNTR = FABRIC_RANGE1
VREF_CNTR = FABRIC_RANGE2
011 1100
88.00%
73.00%
011 1101
88.50%
73.50%
011 1110
89.00%
74.00%
011 1111
89.50%
74.50%
100 0000
90.00%
75.00%
100 0001
90.50%
75.50%
100 0010
91.00%
76.00%
100 0011
91.50%
76.50%
100 0100
92.00%
77.00%
100 0101
92.50%
77.50%
100 0110
93.00%
78.00%
100 0111
93.50%
78.50%
100 1000
94.00%
79.00%
SelectIO プ リ ミ テ ィ ブ
Vivado Design Suite の ラ イ ブ ラ リ は、 I/O プ リ ミ テ ィ ブで利用可能な I/O 規格を数多 く サポー ト す る プ リ ミ テ ィ ブ を提
供 し てい ます。 次の汎用プ リ ミ テ ィ ブは、 ほ と ん ど のシ ン グルエン ド I/O 規格をサポー ト し ます。
•
IBUF (入力バ ッ フ ァ ー )
•
IBUF_ANALOG (シ ス テ ム モニ タ ー入力専用入力バ ッ フ ァ ー )。 Vivado Design Suite ツールは、 IBUF_ANALOG を
使用 し てアナ ロ グ信号を SYSMONE1 プ リ ミ テ ィ ブに配線 し ます。 IBUF_ANALOG は物理的なバ ッ フ ァ ーではな
く 純粋な ソ フ ト ウ ェ ア コ ン ス ト ラ ク ト で、 物理的なパス スルー と 見な さ れます。
•
IBUF_IBUFDISABLE (バ ッ フ ァ ー デ ィ ス エーブルを備えた入力バ ッ フ ァ ー )
•
IBUF_INTERMDISABLE (バ ッ フ ァ ー デ ィ ス エーブルお よ びオン ダ イ 入力終端デ ィ ス エーブルを備えた入力バ ッ
フ ァ ー (HR I/O バン ク のみ))
•
IBUFE3 (バ ッ フ ァ ー デ ィ ス エーブルのほか、オ フ セ ッ ト キ ャ リ ブ レーシ ョ ンお よ び VREF 調整を備えた入力バ ッ
フ ァ ー (HP I/O バン ク のみ))
•
IOBUF (双方向バ ッ フ ァ ー )
•
OBUF (出力バ ッ フ ァ ー )
•
OBUFT ( ト ラ イ ス テー ト 出力バ ッ フ ァ ー )
•
IOBUF_DCIEN (入力バ ッ フ ァ ー デ ィ ス エーブルお よ びオン ダ イ 入力終端デ ィ ス エーブルを備えた双方向バ ッ
フ ァ ー (HP I/O バン ク のみ))
•
IOBUF_INTERMDISABLE (入力バ ッ フ ァ ー デ ィ ス エーブルお よ びオン ダ イ 入力終端デ ィ ス エーブルを備えた双
方向バ ッ フ ァ ー (HR I/O バン ク のみ))
•
IOBUFE3 (入力バ ッ フ ァ ー デ ィ ス エーブルお よ びオン ダ イ 入力終端 イ ネーブルのほか、オ フ セ ッ ト キ ャ リ ブ レー
シ ョ ンお よ び VREF 調整を備えた双方向バ ッ フ ァ ー (HP I/O バン ク のみ))
次の 8 つの汎用プ リ ミ テ ィ ブは、 ほ と ん ど の差動 I/O 規格をサポー ト し ます。
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第 1 章 : SelectIO リ ソ ース
•
IBUFDS (差動入力バ ッ フ ァ ー )
•
IBUFDS_DIFF_OUT (相補出力を備え た差動入力バ ッ フ ァ ー )
•
IBUFDS_DIFF_OUT_IBUFDISABLE (相補出力お よ びバ ッ フ ァ ー デ ィ ス エーブルを備え た差動入力バ ッ フ ァ ー )
•
IBUFDS_DIFF_OUT_INTERMDISABLE (相補出力、 入力バ ッ フ ァ ー デ ィ ス エーブル、 お よ びオン ダ イ 入力終端
デ ィ ス エーブルを備えた差動入力バ ッ フ ァ ー (HR I/O バン ク のみ))
•
IBUFDS_IBUFDISABLE (バ ッ フ ァ ー デ ィ ス エーブルを備えた差動入力バ ッ フ ァ ー )
•
IBUFDS_INTERMDISABLE (入力バ ッ フ ァ ー デ ィ ス エーブルお よ びオン ダ イ 入力終端デ ィ ス エーブルを備えた
差動入力バ ッ フ ァ ー (HR I/O バン ク のみ))
•
IBUFDSE3 (バ ッ フ ァ ー デ ィ ス エーブルのほか、 オ フ セ ッ ト キ ャ リ ブ レーシ ョ ン を備えた差動入力バ ッ フ ァ ー
(HP I/O バン ク のみ))
•
IBUFDS_DPHY (MIPI D-PHY 用の差動入力バ ッ フ ァ ー。Virtex UltraScale+ デバ イ ス、Kintex UltraScale+ デバ イ ス、
お よ び Zynq UltraScale+ MPSoC の HP I/O バン ク でのみサポー ト )
•
IOBUFDS (差動双方向バ ッ フ ァ ー )
•
IOBUFDS_DCIEN (オン ダ イ 入力終端デ ィ ス エーブルお よ び入力バ ッ フ ァ ー デ ィ ス エーブルを備えた差動双方向
バ ッ フ ァ ー (HP I/O バン ク のみ))
•
IOBUFDS_DIFF_OUT (入力バ ッ フ ァ ーか ら の相補出力を備え た差動双方向バ ッ フ ァ ー )
•
IOBUFDS_DIFF_OUT_DCIEN (入力バ ッ フ ァ ーか ら の相補出力、 オン ダ イ 入力終端デ ィ ス エーブルお よ び入力
バ ッ フ ァ ー デ ィ ス エーブルを備え た差動双方向バ ッ フ ァ ー (HP I/O バン ク のみ))
•
IOBUFDS_INTERMDISABLE (オン ダ イ 入力終端デ ィ ス エーブルお よ び入力バ ッ フ ァ ー デ ィ ス エーブルを備えた
双方向バ ッ フ ァ ー (HP I/O バン ク のみ))
•
IOBUFDS_DIFF_OUT_INTERMDISABLE (入力バ ッ フ ァ ーか ら の相補出力、 オン ダ イ 入力終端デ ィ ス エーブルお
よ び入力バ ッ フ ァ ー デ ィ ス エーブルを備え た双方向バ ッ フ ァ ー (HR I/O バン ク のみ))
•
IOBUFDSE3 (入力バ ッ フ ァ ー デ ィ ス エーブルお よ びオン ダ イ 入力終端 イ ネーブルのほか、 オ フ セ ッ ト キ ャ リ ブ
レーシ ョ ン を備えた差動双方向バ ッ フ ァ ー (HP I/O バン ク のみ))
•
OBUFDS (差動出力バ ッ フ ァ ー )
•
OBUFTDS (差動 ト ラ イ ス テー ト 出力バ ッ フ ァ ー )
•
OBUFDS_DPHY (MIPI D-PHY 用の差動出力バ ッ フ ァ ー。 Virtex UltraScale+ デバ イ ス、 Kintex UltraScale+ デバ イ
ス、 お よ び Zynq UltraScale+ MPSoC の HP I/O バン ク でのみサポー ト )
•
HPIO_VREF (VREF ス キ ャ ン機能 (HP I/O バン ク のみ))
イ ン ス タ ン シ エーシ ョ ン 方法お よ び こ れ ら に使用で き る 属性の詳細、 そ の他すべて のデザ イ ン プ リ ミ テ ィ ブは、
『UltraScale アーキ テ ク チ ャ ラ イ ブ ラ リ ガ イ ド 』 (UG974) [参照 5] を参照 し て く だ さ い。
IBUF
入力 と し て使用 さ れてい る 信号には、 入力バ ッ フ ァ ー (IBUF) が必要です。 図 1-18 に、 一般的な IBUF プ リ ミ テ ィ ブ
を示 し ます。
X-Ref Target - Figure 1-18
,%8)
,QSXWIURP
'HYLFH3DG ,
2
8*BFBB
図 1-18 : 入力バ ッ フ ァ ー プ リ ミ テ ィ ブ (IBUF)
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IBUF_IBUFDISABLE
図 1-19 に示す IBUF_IBUFDISABLE プ リ ミ テ ィ ブは、 デ ィ ス エーブル ポー ト 付 き の入力バ ッ フ ァ ーであ り 、 入力が
使用 さ れない期間に電力消費を節約す る ために使用で き ます。
X-Ref Target - Figure 1-19
,%8)B,%8)',6$%/(
,%8)',6$%/(
,
2
8*BFBB
図 1-19 : 入力バ ッ フ ァ ーを無効化するポー ト を備えた入力バ ッ フ ァ ー (IBUF_IBUFDISABLE)
IBUF_IBUFDISABLE プ リ ミ テ ィ ブは、 IBUFDISABLE 信号が High にアサー ト さ れ る と 、 入力バ ッ フ ァ ーを無効に し
て内部 ロ ジ ッ ク への O 出力を強制的に ロ ジ ッ ク Low へ遷移 さ せる こ と が可能です。 こ の よ う な、 UltraScale アーキ テ
ク チ ャ 特 定 の プ リ ミ テ ィ ブ 動作 と な る よ う に、 USE_IBUFDISABLE 属性 を TRUE に、 SIM_DEVICE 属性 を
ULTRASCALE に、 それぞれ設定す る 必要があ り ます。 こ の機能を使用する こ と で、 I/O がア イ ド ル状態の と き に消費
電力 を 抑 え る こ と が で き ま す。 VREF 電源 レ ール (SSTL お よ び HSTL な ど) は、 それ以外の規格 (LVCMOS お よ び
LVTTL な ど) よ り も ス タ テ ィ ッ ク 消費電力が大 き く な る 傾向が あ る ため、 こ れ ら の規格を使用す る 入力バ ッ フ ァ ー
は、 IBUFDISABLE 信号を ロ ジ ッ ク High に設定する こ と で最大の メ リ ッ ト を享受で き ます。
IBUF_INTERMDISABLE
図 1-20 に示す IBUF_INTERMDISABLE プ リ ミ テ ィ ブは、 HR I/O バン ク で利用で き 、 入力バ ッ フ ァ ーが使用 さ れてい
ない間そのバ ッ フ ァ ーを無効にで き る IBUFDISABLE ポー ト を備え てい る と い う 点で、 IBUF_IBUFDISABLE プ リ ミ
テ ィ ブ と 類 似 し て い ま す。 こ の よ う な、 UltraScale ア ー キ テ ク チ ャ 特 定 の プ リ ミ テ ィ ブ 動 作 と な る よ う に、
USE_IBUFDISABLE 属性を TRUE に、 SIM_DEVICE 属性を ULTRASCALE に、 それぞれ設定す る 必要があ り ます。 そ
の他、 オプシ ョ ン でオン ダ イ レ シーバー終端を無効にする 際に使用する INTERMDISABLE があ り ます。 こ の機能の
詳細は、 「I/O におけ る キ ャ リ ブ レーシ ョ ン な し の終端」 を参照 し て く だ さ い。
X-Ref Target - Figure 1-20
,%8)B,17(50',6$%/(
,17(50',6$%/(
,%8)',6$%/(
,
2
8*BFBB
図 1-20 : 入力バ ッ フ ァ ー デ ィ ス エーブルおよびオン ダ イ入力終端デ ィ ス エーブルを備えた入力バ ッ フ ァ ー
(IBUF_INTERMDISABLE)
IBUF_INTERMDISABLE プ リ ミ テ ィ ブは、 IBUFDISABLE 信号が High にアサー ト さ れ る と 、 入力バ ッ フ ァ ーを無効
に し て 内部 ロ ジ ッ ク へ の
O
出 力 を 強制的 に ロ ジ ッ ク
Low
へ遷移 さ せ る こ と が 可能 で す。 さ ら に、
IBUF_INTERMDISABLE プ リ ミ テ ィ ブでは、 INTERMDISABLE 信号がアサー ト さ れてい る 場合に も 常に終端の各側
を無効にす る こ と が可能です。 こ れ ら の機能を組み合わせて使用する こ と で、 入力がア イ ド ル状態の と き に消費電力
を抑え る こ と がで き ます。 VREF 電源レール (SSTL お よ び HSTL な ど) は、 それ以外の規格 (LVCMOS お よ び LVTTL
な ど) よ り も ス タ テ ィ ッ ク 消費電力が大 き く な る 傾向が あ る た め、 こ れ ら の規格 を 使用す る 入力バ ッ フ ァ ーは、
IBUFDISABLE 信号を ロ ジ ッ ク High に設定する こ と で最大の メ リ ッ ト を享受で き ます。
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IBUFE3
入力バ ッ フ ァ ー (IBUFE3) プ リ ミ テ ィ ブは、 図 1-21 に示す よ う に、 HP I/O バン ク でのみサポー ト さ れてい ます。 こ の
UltraScale アーキ テ ク チ ャ 特定のプ リ ミ テ ィ ブは 「IBUF_IBUFDISABLE」 と 同様の機能を備え てい ますが、 入力バ ッ
フ ァ ー デ ィ ス エーブル (IBUFDISABLE) のほか、 オ フ セ ッ ト キ ャ リ ブ レーシ ョ ンお よ び VREF 調整を制御す る 機能が
追加 さ れてい ます。 オ フ セ ッ ト キ ャ リ ブ レーシ ョ ン機能を利用する には、 OSC_EN お よ び OSC[3:0] ポー ト を使用 し
ます。 VREF 機能を利用す る には、 HPIO_VREF プ リ ミ テ ィ ブ と IBUFE3 を併用 し ます。
X-Ref Target - Figure 1-21
,%8)(
,%8)',6$%/(
2
,
26&B(1
26&>@
95()
8*BFBB
図 1-21 : IBUFE3 プ リ ミ テ ィ ブ — オ フ セ ッ ト キ ャ リ ブ レーシ ョ ンおよび VREF 調整を備えた入力バ ッ フ ァ ー
(HP I/O バン クのみ)
IBUFDS
差動プ リ ミ テ ィ ブに対応す る 使用法お よ び規則は、 シ ン グルエ ン ド SelectIO プ リ ミ テ ィ ブ と 類似 し てい ま す。 差動
SelectIO プ リ ミ テ ィ ブにはデバ イ ス パ ッ ド か ら の ピ ン と デバ イ ス パ ッ ド への ピ ンが 2 つあ り 、 差動ペア と な る P と
N チ ャ ネル ピ ン を示 し てい ます。 N チ ャ ネル ピ ンには接尾辞 「B」 が付いてい ます。
図 1-22 に、 差動入力バ ッ フ ァ ー プ リ ミ テ ィ ブを示 し ます。
X-Ref Target - Figure 1-22
,%8)'6
,QSXWVIURP
'HYLFH3DGV
,
2
,%
8*BFBB
図 1-22 : 差動入力バ ッ フ ァ ー プ リ ミ テ ィ ブ (IBUFDS)
IBUFDS_DIFF_OUT
図 1-23 に、 相補出力 (O と OB) を備え た差動入力バ ッ フ ァ ー プ リ ミ テ ィ ブ を示 し ます。
X-Ref Target - Figure 1-23
,%8)'6B',))B287
,
,%
2
2%
8*BFBB
図 1-23 : 相補出力を備えた差動入力バ ッ フ ァ ー プ リ ミ テ ィ ブ (IBUFDS_DIFF_OUT)
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第 1 章 : SelectIO リ ソ ース
重要 : こ のプ リ ミ テ ィ ブ を ク ロ ッ ク 信号に使用 し た場合、 イ ン タ ー コ ネ ク ト ロ ジ ッ ク への OB 出力には、 ク ロ ッ ク
バ ッ フ ァ ーへの直接接続があ り ません。
IBUFDS_DIFF_OUT_IBUFDISABLE
図 1-24 に示す IBUFDS_DIFF_OUT_IBUFDISABLE プ リ ミ テ ィ ブは、相補差動出力を備えた差動入力バ ッ フ ァ ーです。
こ の よ う な、 UltraScale アーキ テ ク チ ャ 特定のプ リ ミ テ ィ ブ動作 と な る よ う に、 USE_IBUFDISABLE 属性を TRUE に、
SIM_DEVICE 属性を ULTRASCALE に、 それぞれ設定する 必要があ り ます。
ヒ ン ト : UltraScale アーキ テ ク チ ャ の こ のプ リ ミ テ ィ ブでは、 IBUFDISABLE 機能はサポー ト さ れてい ません。
X-Ref Target - Figure 1-24
,%8)'6B',))B287B,%8)',6$%/(
,%8)',6$%/(
2
,
,%
2%
8*BFBB
図 1-24 : 相補出力 と 入力バ ッ フ ァ ー デ ィ ス エーブルを備えた差動入力バ ッ フ ァ ー (IBUFDS_DIFF_OUT_IBUFDISABLE)
IBUFDS_DIFF_OUT_INTERMDISABLE
図 1-25 に示す IBUFDS_DIFF_OUT_INTERMDISABLE プ リ ミ テ ィ ブは、 HR I/O バン ク でのみ使用可能です。 こ のプ
リ ミ テ ィ ブには、 相補差動出力 と 、 オプシ ョ ン のオ ン ダ イ レ シーバー終端機能 (キ ャ リ ブ レーシ ョ ン な し ) を手動で
無効にす る 際に使用す る INTERMDISABLE ポー ト があ り ます。 詳細は、 「I/O におけ る キ ャ リ ブ レーシ ョ ン な し の終
端」 を 参照 し て く だ さ い。 こ の よ う な、 UltraScale
ア ー キ テ ク チ ャ 特 定 の プ リ ミ テ ィ ブ 動 作 と な る よ う に、
USE_IBUFDISABLE 属性を TRUE に、 SIM_DEVICE 属性を ULTRASCALE に、 それぞれ設定す る 必要があ り ます。
ヒ ン ト : UltraScale アーキ テ ク チ ャ の こ のプ リ ミ テ ィ ブでは、 IBUFDISABLE 機能はサポー ト さ れてい ません。
X-Ref Target - Figure 1-25
,%8)'6B',))B287B,17(50',6$%/(
,17(50',6$%/(
,%8)',6$%/(
,
2
,%
2%
8*BFBB
図 1-25 : 相補出力、 入力パス デ ィ ス エーブル、 およびオン ダ イ入力終端デ ィ ス エーブルを備えた
差動入力バ ッ フ ァ ー (IBUFDS_DIFF_OUT_INTERMDISABLE)
I/O がキ ャ リ ブ レーシ ョ ン な し のオン ダ イ レ シーバー終端機能を使用 し てい る 場合は、INTERMDISABLE 信号が High
にアサー ト さ れ る と 常に、 こ のプ リ ミ テ ィ ブが終端の各側を無効に し ます。
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IBUFDS_IBUFDISABLE
図 1-26 に示す IBUFDS_IBUFDISABLE プ リ ミ テ ィ ブは、 デ ィ ス エーブル ポー ト を備え た差動入力バ ッ フ ァ ーです。
こ のポー ト は、 入力が使用 さ れていない場合に電力を節約す る 機能 と し て使用で き ます。
X-Ref Target - Figure 1-26
,%8)'6B,%8)',6$%/(
,%8)',6$%/(
,
2
,%
8*BFBB
図 1-26 : 入力バ ッ フ ァ ー デ ィ ス エーブルを備えた差動入力バ ッ フ ァ ー (IBUFDS_IBUFDISABLE)
IBUFDS_IBUFDISABLE プ リ ミ テ ィ ブは、 IBUFDISABLE 信号が High にアサー ト さ れ る と 、 入力バ ッ フ ァ ーを無効に
し て内部 ロ ジ ッ ク への O 出力を強制的に ロ ジ ッ ク Low へ遷移 さ せる こ と が可能です。 こ の よ う な、 UltraScale アーキ
テ ク チ ャ 特 定 の プ リ ミ テ ィ ブ 動 作 と な る よ う に、 USE_IBUFDISABLE 属性 を TRUE に、 SIM_DEVICE 属性 を
ULTRASCALE に、 それぞれ設定す る 必要があ り ます。 こ の機能を使用する こ と で、 I/O がア イ ド ル状態の と き に消費
電力を抑え る こ と がで き ます。
IBUFDS_INTERMDISABLE
図 1-27 に示す IBUFDS_INTERMDISABLE プ リ ミ テ ィ ブは HR I/O バン ク で利用で き 、 入力バ ッ フ ァ ーが使用 さ れて
い な い場合は そ の バ ッ フ ァ ー を 無効に で き る
IBUFDISABLE
ポ ー ト を 備 え て い る と い う 点 で、
IBUFDS_IBUFDISABLE プ リ ミ テ ィ ブ と 類似 し てい ます。 その他、 オプシ ョ ン でキ ャ リ ブ レーシ ョ ン な し の分割終端
機能を無効にす る 際に使用す る INTERMDISABLE があ り ます。 詳細は、 「I/O におけ る キ ャ リ ブ レーシ ョ ン な し の終
端」 を参照 し て く だ さ い。
X-Ref Target - Figure 1-27
,%8)'6B,17(50',6$%/(
,17(50',6$%/(
,%8)',6$%/(
,
,%
2
8*BFBB
図 1-27 : 入力バ ッ フ ァ ー デ ィ スエーブルおよびオ ン ダ イ入力終端デ ィ スエーブルを備えた差動入力バ ッ フ ァ ー
(IBUFDS_INTERMDISABLE)
IBUFDS_INTERMDISABLE プ リ ミ テ ィ ブは、 IBUFDISABLE が High にアサー ト さ れ る と 、 入力バ ッ フ ァ ーを無効に
し て O 出力を強制的に ロ ジ ッ ク Low へ遷移 さ せる こ と が可能です。 こ の よ う な、 UltraScale アーキ テ ク チ ャ 特定のプ
リ ミ テ ィ ブ動作 と な る よ う に、 USE_IBUFDISABLE 属性を TRUE に、 SIM_DEVICE 属性を ULTRASCALE に、 それ
ぞ れ 設 定 す る 必 要 が あ り ま す。 I/O が オ プ シ ョ ン の オ ン ダ イ レ シ ー バ ー終端機能 を 使用 し て い る 場合 は、
INTERMDISABLE 信号が High にアサー ト さ れ る と 常に、 こ のプ リ ミ テ ィ ブが終端の各側を無効に し ます。 こ れ ら の
両方の機能を組み合わせて使用す る こ と で、 入力がア イ ド ル状態の と き に消費電力を抑え る こ と がで き ます。
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第 1 章 : SelectIO リ ソ ース
IBUFDSE3
差動入力バ ッ フ ァ ー (IBUFDSE3) プ リ ミ テ ィ ブは HP I/O バン ク でのみサポー ト さ れてい ます。 こ の UltraScale アーキ
テ ク チ ャ 特定のプ リ ミ テ ィ ブは 「IBUFDS_IBUFDISABLE」 と 同様の機能を 備え て い ま すが、 オ フ セ ッ ト キ ャ リ ブ
レーシ ョ ン を制御す る 機能 と 入力バ ッ フ ァ ー デ ィ ス エーブル (IBUFDISABLE) が追加 さ れてい ます。オ フ セ ッ ト キ ャ
リ ブ レ ーシ ョ ン機能を利用す る には、 OSC_EN[1:0] お よ び OSC[3:0] ポー ト を使用 し ま す。 こ のプ リ ミ テ ィ ブでは、
VREF ス キ ャ ン機能はサポー ト さ れてい ません。
X-Ref Target - Figure 1-28
,%8)'6(
,%8)',6$%/(
,
2
,%
26&>@
26&B(1>@
8*BFBB
図 1-28 : IBUFDSE3 プ リ ミ テ ィ ブ — オ フ セ ッ ト キ ャ リ ブ レーシ ョ ン を備えた差動入力バ ッ フ ァ ー (HP I/O バン ク のみ)
IBUFDS_DPHY
差動入力バ ッ フ ァ ー プ リ ミ テ ィ ブ (IBUFDS_DPHY) は、 Virtex UltraScale+ デバ イ ス、 Kintex UltraScale+ デバ イ ス、 お
よ び Zynq UltraScale+ MPSoC の HP I/O バン ク でのみサポー ト さ れてい ます。 こ の UltraScale アーキ テ ク チ ャ に特有の
プ リ ミ テ ィ ブは、MIPI D-PHY レ シーバーの イ ンプ リ メ ン テーシ ョ ン用です。HSRX_DISABLE ポー ト は、MIPI D-PHY
高速 (HS) レ シーバーの有効/無効に使用 し ます。 LPRX_DISABLE ポー ト は、 MIPI D-PHY 低電力 (LP) レ シーバーの有
効/無効に使用 し ます。 HSRX_O お よ び LPRX_O(_P/_N) はそれぞれ、 HS お よ び LP レ シーバーか ら イ ン タ ー コ ネ ク ト
ロ ジ ッ ク への入力です。 こ のプ リ ミ テ ィ ブは、 IOSTANDARD 属性の値 と し て MIPI_DPHY_DCI をサポー ト す る唯一
のプ リ ミ テ ィ ブです。
X-Ref Target - Figure 1-29
,%8)'6B'3+<
/35;B',6$%/(
,
/35;B2B3
+65;B2
/35;B2B1
,%
+65;B',6$%/(
8*BFBDB
図 1-29 : 差動入力バ ッ フ ァ ー プ リ ミ テ ィ ブ (IBUFDS_DPHY)
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第 1 章 : SelectIO リ ソ ース
IOBUF
入力バ ッ フ ァ ー と 、 ア ク テ ィ ブ High ト ラ イ ス テー ト T ピ ンがあ る ト ラ イ ス テー ト 出力バ ッ フ ァ ーの両方を必要 と す
る 双方向信号には、 IOBUF プ リ ミ テ ィ ブが必要です。 図 1-30 に、 一般的な IOBUF を示 し ま す。 T ピ ン を ロ ジ ッ ク
High にす る と 出力バ ッ フ ァ ーが無効にな り ま す。 出力バ ッ フ ァ ーが ト ラ イ ス テー ト 状態にな る と (T = High)、 入力
バ ッ フ ァ ーお よ びオン ダ イ レ シーバー終端 (キ ャ リ ブ レーシ ョ ン な し の終端ま たは DCI 終端) が有効にな り ます。 出
力バ ッ フ ァ ーが ト ラ イ ス テー ト 状態にな ら ない場合は (T = Low)、オン ダ イ レ シーバー終端 (キ ャ リ ブ レーシ ョ ン な し
の終端ま たは DCI 終端) が無効にな り ます。
X-Ref Target - Figure 1-30
,2%8)
7
VWDWHLQSXW
,2
WRIURPGHYLFHSDG
,
2
8*BFBB
図 1-30 : 入力/出力バ ッ フ ァ ー プ リ ミ テ ィ ブ (IOBUF)
IOBUF_DCIEN
図 1-31 に 示 す IOBUF_DCIEN プ リ ミ テ ィ ブ は、 HP I/O バ ン ク で の み使用可能 で す。 こ の プ リ ミ テ ィ ブ に は
IBUFDISABLE ポー ト があ り 、入力バ ッ フ ァ ーが使用 さ れていない間そのバ ッ フ ァ ーを無効にす る ために使用 し ます。
その他、 オプシ ョ ンで DCI 分割終端機能 (キ ャ リ ブ レーシ ョ ン な し の終端お よ び DCI 終端) を手動で無効にす る 際に
使用す る DCITERMDISABLE ポー ト があ り ま す。 詳細は、 「HP I/O バン ク でのみ使用可能な DCI」 お よ び 「I/O にお
け る キ ャ リ ブ レーシ ョ ン な し の終端」 を参照 し て く だ さ い。
X-Ref Target - Figure 1-31
,2%8)B'&,(1
,
,2
7
'&,7(50',6$%/(
,%8)',6$%/(
2
8*BFBB
図 1-31 : 入力/出力バ ッ フ ァ ー DCI イ ネーブル プ リ ミ テ ィ ブ (IOBUF_DCIEN)
UltraScale アーキテ ク チ ャ SelectIO リ ソ ース
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第 1 章 : SelectIO リ ソ ース
IOBUF_DCIEN プ リ ミ テ ィ ブは、 IBUFDISABLE 信号が High にアサー ト さ れ、 出力バ ッ フ ァ ーが ト ラ イ ス テー ト 状態
にな る と (T = High)、入力バ ッ フ ァ ーを無効に し て内部 ロ ジ ッ ク への O 出力を強制的に ロ ジ ッ ク Low へ遷移 さ せ る こ
と が可能です。I/O がオン ダ イ レ シーバー終端機能 (キ ャ リ ブ レーシ ョ ン な し の終端お よ び DCI 終端) を使用 し てい る
場合は、 DCITERMDISABLE 信号が High にアサー ト さ れ、 出力バ ッ フ ァ ーが ト ラ イ ス テー ト 状態にな る と (T = High)
常に、 こ のプ リ ミ テ ィ ブが終端の各側を無効に し ま す。 出力バ ッ フ ァ ーが ト ラ イ ス テー ト 状態にな る と (T = High)、
入力バ ッ フ ァ ー と オン ダ イ レ シーバー終端 (キ ャ リ ブ レーシ ョ ン な し の終端ま たは DCI 終端) が IBUFDISABLE お よ
び DCITERMDISABLE に よ っ てそれぞれ制御 さ れます。 こ の よ う な、 UltraScale アーキ テ ク チ ャ 特定のプ リ ミ テ ィ ブ
動作 と な る よ う に、 USE_IBUFDISABLE 属性を TRUE に、 SIM_DEVICE 属性を ULTRASCALE に、 それぞれ設定す
る 必要があ り ます。 出力バ ッ フ ァ ーが ト ラ イ ス テー ト 状態にな ら ない場合は (T = Low)、 入力バ ッ フ ァ ー と オン ダ イ
レ シーバー終端 (キ ャ リ ブ レーシ ョ ン な し の終端ま たは DCI 終端) が無効にな り 、 内部 ロ ジ ッ ク への O 出力を強制的
に ロ ジ ッ ク Low へ遷移 さ せ ます。 こ れ ら の機能を組み合わせて使用す る こ と で、 入力がア イ ド ル状態の と き に消費
電力を抑え る こ と がで き ます。
IOBUF_INTERMDISABLE
図 1-32 に示す IOBUF_INTERMDISABLE プ リ ミ テ ィ ブは、 HR I/O バン ク でのみ使用可能です。 こ のプ リ ミ テ ィ ブに
は IBUFDISABLE ポー ト があ り 、 入力バ ッ フ ァ ーが使用 さ れていない間そのバ ッ フ ァ ーを無効にす る ために使用 し ま
す。 その他、 オプシ ョ ンでオン ダ イ レ シーバー終端を手動で無効にする 際に使用する INTERMDISABLE があ り ます。
詳細は、 「I/O におけ る キ ャ リ ブ レーシ ョ ン な し の終端」 を参照 し て く だ さ い。
X-Ref Target - Figure 1-32
,2%8)B,17(50',6$%/(
,
,2
7
,17(50',6$%/(
,%8)',6$%/(
2
8*BFBB
図 1-32 : 入力パス デ ィ スエーブルお よびオ ン ダ イ入力終端デ ィ スエーブルを備えた双方向バ ッ フ ァ ー
(IOBUF_INTERMDISABLE)
IOBUF_INTERMDISABLE プ リ ミ テ ィ ブは、 IBUFDISABLE 信号が High にアサー ト さ れ、 出力バ ッ フ ァ ーが ト ラ イ ス
テー ト 状態にな る と (T = High)、入力バ ッ フ ァ ーを無効に し て内部 ロ ジ ッ ク への O 出力を強制的に ロ ジ ッ ク Low へ遷
移 さ せ る こ と が可能です。 I/O が キ ャ リ ブ レ ーシ ョ ン な し のオ ン ダ イ レ シーバー終端機能 を 使用 し てい る 場合は、
INTERMDISABLE 信号が High にアサー ト さ れ、 出力バ ッ フ ァ ーが ト ラ イ ス テー ト 状態にな る と (T = High) 常に、 こ
のプ リ ミ テ ィ ブが終端の各側を無効に し ます。 出力バ ッ フ ァ ーが ト ラ イ ス テー ト 状態にな る と (T = High)、 入力バ ッ
フ ァ ー と オン ダ イ レ シーバー終端が IBUFDISABLE お よ び INTERMDISABLE に よ っ てそれぞれ制御 さ れます。 こ の
よ う な、 UltraScale ア ー キ テ ク チ ャ 特定の プ リ ミ テ ィ ブ動作 と な る よ う に、 USE_IBUFDISABLE 属性 を TRUE に、
SIM_DEVICE 属性を ULTRASCALE に、 それぞれ設定す る 必要があ り ます。 出力バ ッ フ ァ ーが ト ラ イ ス テー ト 状態に
な ら ない場合は (T = Low)、 入力バ ッ フ ァ ー と オン ダ イ レ シーバー終端が無効にな り 、 内部 ロ ジ ッ ク への O 出力を強
制的に ロ ジ ッ ク Low へ遷移 さ せ ます。 こ れ ら の機能を組み合わせて使用す る こ と で、 入力がア イ ド ル状態の と き に
消費電力を抑え る こ と がで き ます。
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第 1 章 : SelectIO リ ソ ース
IOBUFE3
双方向入力/出力バ ッ フ ァ ー プ リ ミ テ ィ ブ (IOBUFE3) は HP I/O バン ク でのみサポー ト さ れてい ま す (図 1-33)。 こ の
UltraScale アーキ テ ク チ ャ 特定のプ リ ミ テ ィ ブは 「IOBUF_DCIEN」 と 同様の機能を備え てい ますが、 入力バ ッ フ ァ ー
の オ フ セ ッ ト キ ャ リ ブ レ ー シ ョ ン お よ び VREF 調整 を 制御す る 機能、 入力 バ ッ フ ァ ー デ ィ ス エ ー ブ ル
(IBUFDISABLE)、お よ びオン ダ イ 入力終端制御 (DCITERMDISABLE) が追加 さ れてい ます。 オ フ セ ッ ト キ ャ リ ブ レー
シ ョ ン機能を利用す る には、 OSC_EN お よ び OSC[3:0] ポー ト を使用 し ます。 VREF ス キ ャ ン機能へのア ク セ ス には、
HPIO_VREF プ リ ミ テ ィ ブ と IOBUFE3 を併用 し ます。
X-Ref Target - Figure 1-33
,2%8)(
7
,
'&,7(50',6$%/(
,%8)',6$%/(
2
26&B(1
26&>@
95()
8*BFBB
図 1-33 : IOBUFE3 プ リ ミ テ ィ ブ — オ フ セ ッ ト キ ャ リ ブ レーシ ョ ンおよび VREF 調整を備えた
双方向 I/O バ ッ フ ァ ー (HP I/O バン ク のみ)
IOBUFDS
図 1-34 に、差動入力/出力バ ッ フ ァ ー プ リ ミ テ ィ ブを示 し ます。T ピ ン を ロ ジ ッ ク High にす る と 出力バ ッ フ ァ ーが無
効にな り ま す。 出力バ ッ フ ァ ーが ト ラ イ ス テー ト 状態にな る と (T = High)、 入力バ ッ フ ァ ーお よ びオ ン ダ イ レ シー
バー終端 (キ ャ リ ブ レーシ ョ ン な し の終端ま たは DCI 終端) が有効にな り ます。 出力バ ッ フ ァ ーが ト ラ イ ス テー ト 状
態にな ら ない場合は (T = Low)、オン ダ イ レ シーバー終端 (キ ャ リ ブ レーシ ョ ン な し の終端ま たは DCI 終端) が無効に
な り ます。
X-Ref Target - Figure 1-34
,2%8)'6
7
VWDWHLQSXW
,
,2
,2%
2
8*BFBB
図 1-34 : 差動入力/出力バ ッ フ ァ ー プ リ ミ テ ィ ブ (IOBUFDS)
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第 1 章 : SelectIO リ ソ ース
IOBUFDS_DCIEN
図 1-35 に 示す IOBUFDS_DCIEN プ リ ミ テ ィ ブ は、 HP I/O バ ン ク で の み使用可能 で す。 こ の プ リ ミ テ ィ ブ に は
IBUFDISABLE ポー ト があ り 、入力バ ッ フ ァ ーが使用 さ れていない間そのバ ッ フ ァ ーを無効にす る ために使用 し ます。
こ の よ う な、 UltraScale アーキ テ ク チ ャ 特定のプ リ ミ テ ィ ブ動作 と な る よ う に、 USE_IBUFDISABLE 属性を TRUE に、
SIM_DEVICE 属性を ULTRASCALE に、 それぞれ設定す る 必要があ り ます。 その他、 オプシ ョ ン でオ ン ダ イ レ シー
バ ー 終 端機 能 ( キ ャ リ ブ レ ー シ ョ ン な し の 終端 ま た は DCI 終端)
を 手動 で 無効 に す る 際 に 使用す る
DCITERMDISABLE ポー ト があ り ます。 詳細は、 「HP I/O バン ク でのみ使用可能な DCI」 お よ び 「I/O におけ る キ ャ リ
ブ レーシ ョ ン な し の終端」 を参照 し て く だ さ い。
X-Ref Target - Figure 1-35
,2%8)'6B'&,(1
7
,
,2
,2%
'&,7(50',6$%/(
,%8)',6$%/(
2
8*BFBB
図 1-35 : 入力バ ッ フ ァ ー デ ィ スエーブルお よびオ ン ダ イ入力終端デ ィ スエーブルを備えた差動双方向バ ッ フ ァ ー
(IOBUFDS_DCIEN)
IOBUFDS_DCIEN プ リ ミ テ ィ ブは、 IBUFDISABLE 信号が High にアサー ト さ れ、 出力バ ッ フ ァ ーが ト ラ イ ス テー ト
状態にな る と (T = High)、入力バ ッ フ ァ ーを無効に し て内部 ロ ジ ッ ク への O 出力を強制的に ロ ジ ッ ク Low へ遷移 さ せ
る こ と が可能です。I/O がオン ダ イ レ シーバー終端機能 (キ ャ リ ブ レーシ ョ ン な し の終端ま たは DCI 終端) を使用 し て
い る 場合は、 DCITERMDISABLE 信号が High にアサー ト さ れ、 出力バ ッ フ ァ ーが ト ラ イ ス テー ト 状態にな る と (T =
High) 常に、 こ のプ リ ミ テ ィ ブが終端の各側を無効に し ます。
出力バ ッ フ ァ ーが ト ラ イ ス テー ト 状態にな る と (T = High)、入力バ ッ フ ァ ー と オン ダ イ レ シーバー終端 (キ ャ リ ブ レー
シ ョ ン な し の終端ま たは DCI 終端) が IBUFDISABLE お よ び DCITERMDISABLE に よ っ てそれぞれ制御 さ れます。 出
力バ ッ フ ァ ーが ト ラ イ ス テー ト 状態にな ら ない場合は (T = Low)、入力バ ッ フ ァ ー と オン ダ イ レ シーバー終端 (キ ャ リ
ブ レーシ ョ ン な し の終端ま たは DCI 終端) が無効にな り 、 内部 ロ ジ ッ ク への O 出力を強制的に ロ ジ ッ ク Low へ遷移
さ せます。 こ れ ら の機能を組み合わせて使用する こ と で、 入力がア イ ド ル状態の と き に消費電力を抑え る こ と がで き
ます。
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第 1 章 : SelectIO リ ソ ース
IOBUFDS_DIFF_OUT
図 1-36 に、 相補出力 (O と OB) を備えた差動入力/出力バ ッ フ ァ ー プ リ ミ テ ィ ブ を示 し ます。 T ピ ン を ロ ジ ッ ク High
にす る と 出力バ ッ フ ァ ーが無効に な り ま す。 出力バ ッ フ ァ ーが ト ラ イ ス テー ト 状態に な る と (T = High)、 入力バ ッ
フ ァ ーお よ びオ ン ダ イ レ シーバー終端 (キ ャ リ ブ レ ーシ ョ ン な し の終端 ま たは DCI 終端) が有効にな り ま す。 出力
バ ッ フ ァ ーが ト ラ イ ス テー ト 状態にな ら ない場合は (T = Low)、オン ダ イ レ シーバー終端 (キ ャ リ ブ レーシ ョ ン な し の
終端ま たは DCI 終端) が無効にな り ます。 こ の よ う な、UltraScale アーキテ ク チ ャ 特定のプ リ ミ テ ィ ブ動作 と な る よ う
に、 TM お よ び TS を イ ン タ ー コ ネ ク ト ロ ジ ッ ク か ら の同 じ 入力に接続する 必要があ り ます。
X-Ref Target - Figure 1-36
,2%8)'6B',))B287
VWDWHLQSXW
IURPPDVWHU
70
,
,2
2
2%
,
VWDWHLQSXW
IURPVODYH
,2%
76
8*BFBB
図 1-36 : 入力バ ッ フ ァ ーに相補出力を備えた差動入力/出力バ ッ フ ァ ー プ リ ミ テ ィ ブ (IOBUFDS_DIFF_OUT)
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第 1 章 : SelectIO リ ソ ース
IOBUFDS_DIFF_OUT_DCIEN
図 1-37 に示す IOBUFDS_DIFF_OUT_DCIEN プ リ ミ テ ィ ブは、 HP I/O バン ク でのみ使用可能です。 こ のプ リ ミ テ ィ ブ
には、 相補差動出力、 IBUFDISABLE ポー ト 、 お よ び、 オプ シ ョ ン の DCI オ ン ダ イ レ シーバー終端機能 (キ ャ リ ブ
レーシ ョ ン な し の終端ま たは DCI 終端) を手動で無効にする 際に使用する DCITERMDISABLE ポー ト があ り ます。 詳
細は、 「HP I/O バン ク でのみ使用可能な DCI」 お よ び 「I/O におけ る キ ャ リ ブ レーシ ョ ン な し の終端」 を参照 し て く だ
さ い。 こ の よ う な、 UltraScale アーキ テ ク チ ャ 特定のプ リ ミ テ ィ ブ動作 と な る よ う に、 USE_IBUFDISABLE 属性 を
TRUE に、 SIM_DEVICE 属性を ULTRASCALE に、 それぞれ設定す る 必要があ り ま す。 こ の よ う な、 UltraScale アー
キ テ ク チ ャ 特定のプ リ ミ テ ィ ブ動作 と な る よ う に、 TM お よ び TS を イ ン タ ー コ ネ ク ト ロ ジ ッ ク か ら の同 じ 入力に接
続す る 必要があ り ます。
X-Ref Target - Figure 1-37
,2%8)'6B',))B287B'&,(1
,
,2
VWDWHLQSXW 70
IURPPDVWHU
'&,7(50',6$%/(
,%8)',6$%/(
2
2%
,2%
VWDWHLQSXW
IURPVODYH
76
8*BFBB
図 1-37 : 相補出力、 入力パス デ ィ スエーブル、 およびオン ダ イ入力終端デ ィ ス エーブルを備えた
差動双方向バ ッ フ ァ ー (IOBUFDS_DIFF_OUT_DCIEN)
I/O が オ ン ダ イ レ シ ーバー終端機能 ( キ ャ リ ブ レ ー シ ョ ン な し の終端 ま た は DCI 終端) を 使用 し て い る 場合は、
DCITERMDISABLE 信号が High にアサー ト さ れ、 出力バ ッ フ ァ ーが ト ラ イ ス テー ト 状態にな る と 常に、 こ のプ リ ミ
テ ィ ブが終端の各側を無効に し ま す。 出力バ ッ フ ァ ーが ト ラ イ ス テー ト 状態にな る と (T = High)、 オ ン ダ イ レ シー
バー終端 (キ ャ リ ブ レーシ ョ ン な し の終端 ま たは DCI 終端) は DCITERMDISABLE に よ っ て制御 さ れ ます。出力バ ッ
フ ァ ーが ト ラ イ ス テー ト 状態に な ら な い場合は (T = Low)、 入力バ ッ フ ァ ー と オ ン ダ イ レ シーバー終端 (キ ャ リ ブ
レーシ ョ ン な し の終端ま たは DCI 終端) が無効にな り 、 内部 ロ ジ ッ ク への O 出力を強制的に ロ ジ ッ ク Low へ遷移 さ
せます。
ヒ ン ト : UltraScale アーキ テ ク チ ャ の こ のプ リ ミ テ ィ ブでは、 IBUFDISABLE 機能はサポー ト さ れてい ません。
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第 1 章 : SelectIO リ ソ ース
IOBUFDS_INTERMDISABLE
図 1-38 に示す IOBUFDS_INTERMDISABLE プ リ ミ テ ィ ブは、 HR I/O バン ク でのみ使用可能です。 こ のプ リ ミ テ ィ ブ
には IBUFDISABLE ポー ト があ り 、 入力バ ッ フ ァ ーが使用 さ れていない間そのバ ッ フ ァ ーを無効にす る ために使用 し
ます。 その他、 オプシ ョ ンでオン ダ イ レ シーバー終端を無効にす る 際に使用す る INTERMDISABLE があ り ます。 こ
の機能の詳細は、 「I/O におけ る キ ャ リ ブ レーシ ョ ン な し の終端」 を参照 し て く だ さ い。
X-Ref Target - Figure 1-38
,2%8)'6B,17(50',6$%/(
,17(50',6$%/(
,%8)',6$%/(
7
,2
,
,2%
2
8*BFBB
図 1-38 : 入力バ ッ フ ァ ー デ ィ スエーブルお よびオ ン ダ イ入力終端デ ィ スエーブルを備えた差動双方向バ ッ フ ァ ー
(IOBUFDS_INTERMDISABLE)
IOBUFDS_INTERMDISABLE プ リ ミ テ ィ ブは、 IBUFDISABLE 信号が High にアサー ト さ れ、 出力バ ッ フ ァ ーが ト ラ
イ ス テー ト 状態にな る と (T = High)、 入力バ ッ フ ァ ーを無効に し て内部 ロ ジ ッ ク への O 出力を強制的に ロ ジ ッ ク Low
へ遷移 さ せ る こ と が可能です。 こ の よ う な、 UltraScale ア ー キ テ ク チ ャ 特定の プ リ ミ テ ィ ブ動作 と な る よ う に、
USE_IBUFDISABLE 属性を TRUE に、SIM_DEVICE 属性を ULTRASCALE に、それぞれ設定す る 必要があ り ます。I/O
がオ ン ダ イ レ シーバー終端機能 を 使用 し て い る 場合は、 INTERMDISABLE 信号が High に ア サー ト さ れ出力バ ッ
フ ァ ーが ト ラ イ ス テー ト 状態にな る と 常に、 こ のプ リ ミ テ ィ ブが終端の各側を無効に し ます。 出力バ ッ フ ァ ーが ト ラ
イ ス テ ー ト 状 態 に な る と (T = High)、 入力 バ ッ フ ァ ー と オ ン ダ イ レ シ ー バ ー終端 が IBUFDISABLE お よ び
INTERMFIDISABLE に よ っ てそれぞれ制御 さ れ ま す。 出力バ ッ フ ァ ーが ト ラ イ ス テー ト 状態にな ら ない場合は (T =
Low)、 入力バ ッ フ ァ ー と オン ダ イ レ シーバー終端が無効にな り 、 内部 ロ ジ ッ ク への O 出力を強制的に ロ ジ ッ ク Low
へ遷移 さ せます。 こ れ ら の機能を組み合わせて使用する こ と で、 入力がア イ ド ル状態の と き に消費電力を抑え る こ と
がで き ます。
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第 1 章 : SelectIO リ ソ ース
IOBUFDS_DIFF_OUT_INTERMDISABLE
図 1-39 に示す IOBUFDS_DIFF_OUT_INTERMDISABLE プ リ ミ テ ィ ブは、 HR I/O バン ク でのみ使用可能です。 こ のプ
リ ミ テ ィ ブは、 オプシ ョ ン でオン ダ イ レ シーバー終端を無効にする 際に使用する INTERMDISABLE ポー ト を備え て
い ま す。 こ の機能の詳細は、 「I/O におけ る キ ャ リ ブ レ ー シ ョ ン な し の終端」 を 参照 し て く だ さ い。 こ の よ う な、
UltraScale アーキ テ ク チ ャ 特定のプ リ ミ テ ィ ブ動作 と な る よ う に、TM お よ び TS を イ ン タ ーコ ネ ク ト ロ ジ ッ ク か ら の
同 じ 入力 (T) に接続す る 必要があ り ます。
X-Ref Target - Figure 1-39
,2%8)'6B',))B287B,17(50',6$%/(
,17(50',6$%/(
,%8)',6$%/(
,
,2
76
70
,2%
2
2%
8*BFBB
図 1-39 : 相補出力、 入力バ ッ フ ァ ー デ ィ スエーブル、 お よびオ ン ダ イ入力終端デ ィ スエーブルを備えた差動双方向
バ ッ フ ァ ー (IOBUFDS_DIFF_OUT_INTERMDISABLE)
IOBUFDS_DIFF_OUT_INTERMDISABLE プ リ ミ テ ィ ブ が、 UltraScale ア ー キ テ ク チ ャ 特定 の 動作 を す る よ う に、
USE_IBUFDISABLE 属性を TRUE に、SIM_DEVICE 属性を ULTRASCALE に、それぞれ設定す る 必要があ り ます。I/O
がオ ン ダ イ レ シーバー終端機能 を 使用 し て い る 場合は、 INTERMDISABLE 信号が High に ア サー ト さ れ出力バ ッ
フ ァ ーが ト ラ イ ス テー ト 状態にな る と 常に、 こ のプ リ ミ テ ィ ブが終端の各側を無効に し ます。 出力バ ッ フ ァ ーが ト ラ
イ ス テー ト 状態にな る と (T = High)、オン ダ イ レ シーバー終端は INTERMDISABLE に よ っ て制御 さ れます。出力バ ッ
フ ァ ーが ト ラ イ ス テー ト 状態にな ら ない場合は (T = Low)、入力バ ッ フ ァ ー と オン ダ イ レ シーバー終端が無効にな り 、
内部 ロ ジ ッ ク への O 出力を強制的に ロ ジ ッ ク Low へ遷移 さ せます。
ヒ ン ト : UltraScale アーキ テ ク チ ャ の こ のプ リ ミ テ ィ ブでは、 IBUFDISABLE 機能はサポー ト さ れてい ません。
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第 1 章 : SelectIO リ ソ ース
IOBUFDSE3
差動双方向入力/出力バ ッ フ ァ ー プ リ ミ テ ィ ブ (IOBUFDSE3) は HP I/O バ ン ク でのみサポー ト さ れて い ま す。 こ の
UltraScale アーキ テ ク チ ャ 特定のプ リ ミ テ ィ ブは 「IOBUFDS_DCIEN」 と 同様の機能 を 備え て い ま すが、 入力バ ッ
フ ァ ーのオ フ セ ッ ト キ ャ リ ブ レーシ ョ ン を制御する 機能、 入力バ ッ フ ァ ー デ ィ ス エーブル制御 (IBUFDISABLE)、 お
よ びオン ダ イ 入力終端デ ィ ス エーブル制御 (DCITERMDISABLE) が追加 さ れてい ます。オ フ セ ッ ト キ ャ リ ブ レーシ ョ
ン機能を利用す る には、 OSC_EN[1:0] お よ び OSC[3:0] ポー ト を使用 し ます。 こ のプ リ ミ テ ィ ブでは、 VREF ス キ ャ ン
機能はサポー ト さ れてい ません。
X-Ref Target - Figure 1-40
,2%8)'6(
7
,2
,
,2%
'&,7(50',6$%/(
,%8)',6$%/(
2
26&B(1>@
26&>@
8*BFBB
図 1-40 : IOBUFDSE3 プ リ ミ テ ィ ブ — オ フ セ ッ ト キ ャ リ ブ レーシ ョ ン を備えた
差動双方向 I/O バ ッ フ ァ ー (HP I/O バン ク のみ)
OBUF
デバ イ ス か ら 外部出力パ ッ ド へ信号を送信す る には、出力バ ッ フ ァ ー (OBUF) が必要です。図 1-41 に、一般的な OBUF
プ リ ミ テ ィ ブ を示 し ます。
X-Ref Target - Figure 1-41
2%8)
2XWSXWWR
,
2 GHYLFHSDG
8*BFBB
図 1-41 : 出力バ ッ フ ァ ー プ リ ミ テ ィ ブ (OBUF)
OBUFDS
図 1-42 に、 差動出力バ ッ フ ァ ー プ リ ミ テ ィ ブを示 し ます。
X-Ref Target - Figure 1-42
2%8)'6
2
,
2%
8*BFBB
図 1-42 : 差動出力バ ッ フ ァ ー プ リ ミ テ ィ ブ (OBUFDS)
UltraScale アーキテ ク チ ャ SelectIO リ ソ ース
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第 1 章 : SelectIO リ ソ ース
OBUFT
一般的な ト ラ イ ス テー ト 出力バ ッ フ ァ ー OBUFT (図 1-43 参照) で、 通常、 ト ラ イ ス テー ト 出力ま たは双方向 I/O を イ
ンプ リ メ ン ト し ます。
X-Ref Target - Figure 1-43
2%8)7
7
,
2
8*BFBB
図 1-43 : ト ラ イ ス テー ト 出力バ ッ フ ァ ー プ リ ミ テ ィ ブ (OBUFT)
OBUFTDS
図 1-44 に、 差動 ト ラ イ ス テー ト 出力バ ッ フ ァ ー プ リ ミ テ ィ ブを示 し ます。
X-Ref Target - Figure 1-44
2%8)7'6
7
2
,
2%
8*BFBB
図 1-44 : 差動 ト ラ イ ス テー ト 出力バ ッ フ ァ ー プ リ ミ テ ィ ブ (OBUFTDS)
UltraScale アーキテ ク チ ャ SelectIO リ ソ ース
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第 1 章 : SelectIO リ ソ ース
OBUFDS_DPHY
差動出力バ ッ フ ァ ー プ リ ミ テ ィ ブ (OBUFDS_DPHY) は、 Virtex UltraScale+ デバ イ ス、 Kintex UltraScale+ デバ イ ス、 お
よ び Zynq UltraScale+ MPSoC の HP I/O バン ク でのみサポー ト さ れてい ます。 こ の UltraScale アーキ テ ク チ ャ に特有の
プ リ ミ テ ィ ブは、 MIPI D-PHY ト ラ ン ス ミ ッ タ ーの イ ンプ リ メ ン テーシ ョ ン用です。 HSTX_T ポー ト は、 MIPI D-PHY
高速 (HS) ト ラ ン ス ミ ッ タ ーの ト ラ イ ス テー ト 制御に使用 し ます。 LPTX_T ポー ト は、 低電力 (LP) ト ラ ン ス ミ ッ タ ー
の ト ラ イ ス テー ト 制御に使用 し ます。HSTX_I お よ び LPTX_I(_P/_N) はそれぞれ、イ ン タ ーコ ネ ク ト ロ ジ ッ ク か ら HS
お よ び LP ト ラ ン ス ミ ッ タ ーへの入力です。 こ のプ リ ミ テ ィ ブは、IOSTANDARD 属性の値 と し て MIPI_DPHY_DCI を
サポー ト す る 唯一のプ リ ミ テ ィ ブです。
X-Ref Target - Figure 1-45
2%8)'6B'3+<
+67;B7
+67;B,
2
/37;B,B3
2%
/37;B,B1
/37;B7
8*BFBDB
図 1-45 : 差動出力バ ッ フ ァ ー プ リ ミ テ ィ ブ (OBUFDS_DPHY)
HPIO_VREF
HPIO_VREF プ リ ミ テ ィ ブは HP I/O バン ク でのみサポー ト さ れてい ます。 こ の UltraScale アーキ テ ク チ ャ 特定のプ リ
ミ テ ィ ブは、 HP I/O バン ク で利用可能な VREF ス キ ャ ン機能を使用で き る よ う に し ます。 VREF ス キ ャ ン機能を利用す
る には、 HPIO_VREF プ リ ミ テ ィ ブ と 、 IBUFE3 ま たは IOBUFE3 の各プ リ ミ テ ィ ブのいずれか を併用 し ます。
X-Ref Target - Figure 1-46
+3,2B95()
)$%5,&B95()B781(>@
95()
8*BFBB
図 1-46 : HPIO_VREF プ リ ミ テ ィ ブ — VREF スキ ャ ン機能 (HP I/O バン クのみ)
UltraScale アーキテ ク チ ャ SelectIO リ ソ ース
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53
第 1 章 : SelectIO リ ソ ース
SelectIO の属性/制約
I/O リ ソ ース の各機能 ( ロ ケーシ ョ ン制約、 入力遅延、 出力駆動能力、 スルー レー ト な ど) は、 属性/制約で設定可能で
す。 こ れ ら の制約/属性の設定方法 な ど そ の他の詳細は、 『Vivado Design Suite プ ロ パ テ ィ リ フ ァ レ ン ス ガ イ ド 』
(UG912) [参照 6] を参照 し て く だ さ い。
DCI_CASCADE 制約
DCI_CASCADE 制約は、 DCI マ ス タ ー バン ク と それに対応す る ス レーブ バン ク を特定 し ます。 詳細は、 19 ページの
「DCI カ ス ケー ド 接続」 を参照 し て く だ さ い。
DCI_CASCADE 属性は、 ザ イ リ ン ク ス デザ イ ン制約 (XDC) フ ァ イ ルで次の よ う な構文を使用 し ます。
set_property DCI_CASCADE {slave_banks} [get_iobanks master_bank]
PACKAGE_PIN 制約
PACKAGE_PIN 制約は、 外部ポー ト 識別子 (A8、 M5、 ま たは AM6) の I/O の位置を指定す る 場合に使用 し ます。 こ れ
ら の値は、 デバ イ ス サ イ ズお よ びパ ッ ケージ サ イ ズに よ っ て異な り ます。
PACKAGE_PIN 属性は、 XDC フ ァ イ ルで次の よ う な構文を使用 し ます。
set_property PACKAGE_PIN pin_name [get_ports port_name]
IOSTANDARD 属性
I/O バ ッ フ ァ ーに I/O 規格の値を選択す る 場合、IOSTANDARD 属性を使用 し ます。使用可能な I/O 規格は、各 UltraScale
デバ イ ス のデー タ シー ト [参照 2] に記載 さ れてい ま すが、 表 1-77 に、 サポー ト さ れ る I/O バン ク タ イ プ ご と (HR、
HP、 ま たは両方) に ま と め ま し た。 IOSTANDARD 属性は、 XDC フ ァ イ ルで次の よ う な構文を使用 し ます。
set_property IOSTANDARD value [get_ports port_name]
IBUF_LOW_PWR 属性
IBUF_LOW_PWR 属性を使用す る こ と に よ っ て、 性能 と 消費電力の ト レ ー ド オ フ が可能にな り ま す。 こ の属性はデ
フ ォ ル ト で TRUE に設定 さ れてお り 、高性能モー ド ではな く 低消費電力モー ド で入力バ ッ フ ァ ーを イ ンプ リ メ ン ト し
ます。
推奨 : 1600Mb/s のデー タ レー ト で動作す る レ シーバーでは、 こ の属性を FALSE に設定 し て く だ さ い。
高性能モー ド と 低消費電力モー ド で の消費電力の変化は、 Xilinx Power Estimator (XPE) ス プ レ ッ ド シ ー ト ツ ール
(japan.xilinx.com/power よ り ダ ウ ン ロ ー ド 可能) を使用 し て概算で き ます。
IBUF_LOW_PWR 属性は、 I/O バ ッ フ ァ ー イ ン ス タ ン スへ適用 さ れ、 XDC フ ァ イ ルで次の構文を使用 し ます。
set_property IBUF_LOW_PWR TRUE|FALSE [get_ports port_name]
UNISIM の イ ン ス タ ン シエーシ ョ ンで こ の属性を使用す る 方法については、『UltraScale アーキ テ ク チ ャ ラ イ ブ ラ リ ガ
イ ド 』 (UG974) [参照 5] を参照 し て く だ さ い。
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第 1 章 : SelectIO リ ソ ース
出力スルー レー ト の属性
I/O 出力バ ッ フ ァ ーに必要な ス ルー レ ー ト を 設定す る た め、 数多 く の属性値が あ り ま す。 差動バージ ョ ン を 含む
LVCMOS、 LVTTL、 SSTL、 HSTL、 HSUL 出力バ ッ フ ァ ーに必要な ス ルー レー ト を指定す る には SLEW 属性を使用
し ます。
高周波数 メ モ リ イ ン タ ーフ ェ イ ス な ど の高性能アプ リ ケーシ ョ ンには、FAST スルー レー ト を指定す る こ と が重要 と
な り ます。 し か し 、 適切に設計 さ れていない場合 (終端、 伝送 ラ イ ンの イ ン ピーダ ン ス の連続性、 ク ロ ス カ ッ プ リ ン
グ な ど) には、 高速スルー レー ト が反射を招いた り 、 ノ イ ズ問題を増加 さ せ る 可能性があ り ます。
SLEW 属性で設定可能な値は、 SLOW、 MEDIUM (HP I/O のみ)、 ま たは FAST です。
SLEW 属性は、 XDC フ ァ イ ルで次の よ う な構文を使用 し ます。
set_property SLEW value [get_ports port_name]
各出力バ ッ フ ァ ーの スルー レー ト は、 デフ ォ ル ト で SLOW に設定 さ れ ます。 ス イ ッ チン グす る 信号があ ま り 重要で
ない場合のバ ス の消費電力を最小限に抑え る ために、 デフ ォ ル ト 値は SLOW にな っ てい ます。
出力駆動能力の属性
LVCMOS お よ び LVTTL 出力バ ッ フ ァ ーの場合、 任意の駆動能力 (単位 : mA) を DRIVE 属性で指定で き ます。 表 1-12
に、 DRIVE 属性で指定で き る 値を示 し ます。
表 1-12 : DRIVE 属性で指定可能な値
規格
HR I/O バン ク駆動電流 (mA)
HP I/O バン ク 駆動電流 (mA)
許容値
デ フ ォル ト
許容値
デ フ ォル ト
LVCMOS12
4、 8、 ま たは 12
12
2、 4、 6、 ま たは 8
12(1)
LVCMOS15
4、 8、 12、 ま たは 16
12
2、 4、 6、 8、 ま たは 12
12
LVCMOS18
4、 8、 12、 ま たは 16
12
2、 4、 6、 8、 ま たは 12
12
LVCMOS25
4、 8、 12、 ま たは 16
12
N/A
N/A
LVCMOS33
4、 8、 12、 ま たは 16
12
N/A
N/A
LVTTL
4、 8、 12、 ま たは 16
12
N/A
N/A
注記 :
1. Vivado Design Suite で実行す る 前に、 RTL フ ァ イ ル ま たは XDC フ ァ イ ルの駆動設定を、 デフ ォ ル ト 設定か ら 許容値のいずれか
に変更 し ます。
DRIVE 属性は、 XDC フ ァ イ ルで次の よ う な構文を使用 し ます。
set_property DRIVE drive_value [get_ports port_name]
PULLTYPE 属性
入力バ ッ フ ァ ー、 ト ラ イ ス テー ト 出力バ ッ フ ァ ー、双方向バ ッ フ ァ ーを使用す る 場合、出力には弱いプルア ッ プ抵抗、
弱いプルダ ウ ン抵抗、 ま たは弱いキーパー回路のいずれかを使用で き ます。 PULLTYPE 属性で設定可能な値を次に示
し ます。
•
NONE
•
PULLUP
•
PULLDOWN
•
KEEPER
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第 1 章 : SelectIO リ ソ ース
バ ッ フ ァ ーの出力ネ ッ ト に次の制約値を追加 し て こ の機能を使用 し ます。 こ れ ら の属性は、 XDC フ ァ イ ルで次の よ
う な構文を使用 し ます。
set_property PULLTYPE value [get_ports port_name]
各 I/O ま たはすべての I/O のいずれかに こ れ ら の属性を適用す る 場合の詳細は、 『Vivado Design Suite プ ロ パテ ィ リ
フ ァ レ ン ス ガ イ ド 』 (UG912) [参照 6] の 「プルア ッ プ」、 「プルダ ウ ン」、 お よ び 「キーパー」 に関す る 説明を参照 し て
く だ さ い。
オ ン ダ イ終端 (ODT) 属性
オン ダ イ 終端 (ODT) 属性は、 HSTL、 SSTL、 POD、 お よ び HSUL 規格の入力で分割終端ま たはシ ン グル終端をサポー
ト し ます。 ODT は、 レ シーバーの ス タ ブ を完全にな く す こ と でシ グナル イ ン テ グ リ テ ィ を向上で き る ため、 単体抵
抗を使用す る よ り も 有利です。
ODT 属性は、 サポー ト さ れ る DCI お よ び non-DCI の両規格の入力におけ る オン ダ イ 終端値を指定 し ます。
I/O バン ク の VCCO は、 ODT 属性が正 し く 作用す る よ う に、 適切な電圧レベルに接続す る 必要があ り ます。 I/O 規格
に必要な VCCO レベルは、 表 1-77 を参照 し て く だ さ い。
ODT 属性で設定可能な値を次に示 し ます。
•
RTT_40
•
RTT_48
•
RTT_60
•
RTT_120
•
RTT_240
•
RTT_NONE
注記 : こ れ ら の値が、 適用可能な I/O 規格お よ び コ ン フ ィ ギ ュ レーシ ョ ンのすべてに使用で き る わけではあ り ま
せん。
ODT 属性は、 XDC フ ァ イ ルで次の よ う な構文を使用 し ます。
set_property ODT value [get_ports port_name]
ソ ース終端属性 (OUTPUT_IMPEDANCE)
OUTPUT_IMPEDANCE 属性を使用す る と 、 HSTL、 SSTL、 HSUL、 LVDCI、 HSLVDCI、 お よ び POD の各 ド ラ イ バー
の イ ン ピ ーダ ン ス を 選択 し 、 駆動 さ れ る ラ イ ン の特性 イ ン ピ ーダ ン ス と 整合 さ せ る オ プ シ ョ ン を 利用で き ま す。
OUTPUT_IMPEDANCE 属性は、 サポー ト さ れ る DCI お よ び non-DCI の両規格の ド ラ イ バーにおけ る ソ ース終端値を
指定 し ます。
OUTPUT_IMPEDANCE 属性で設定可能な値を次に示 し ます。
•
RDRV_40_40
•
RDRV_48_48
•
RDRV_60_60
•
RDRV_NONE_NONE
注記 : こ れ ら の値が、 適用可能な I/O 規格お よ び コ ン フ ィ ギ ュ レーシ ョ ンのすべてに使用で き る わけではあ り ま
せん。
こ の属性の XDC 構文を次に示 し ます。
set_property OUTPUT_IMPEDANCE value [get_ports port_name]
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差動終端属性
差動終端 (DIFF_TERM ま たは DIFF_TERM_ADV) の属性は、 入力 と し て使用する 差動 I/O 規格をサポー ト し ます。 こ
れ ら の属性を使用 し て ビル ト イ ン 100Ω 終端抵抗の切 り 替え (オ ン/オ フ) を行い ます。 オ ンチ ッ プ入力差動終端を使
用す る と 、 レ シーバーの ス タ ブ を完全にな く す こ と で き る ため、 単体抵抗を使用す る よ り も 有利であ り 、 シ グナル イ
ン テ グ リ テ ィ を向上で き ます。 さ ら に、 次の よ う な利点があ り ます。
•
DCI 終端 よ り 消費電力が低い
•
VRP ピ ン (DCI) を使用 し ない
100Ω の有効な差動終端を行 う ために、 I/O バン ク の VCCO は、 HP I/O バン ク の場合は 1.8V に、 HR I/O バン ク の場合
は 2.5V に接続す る 必要があ り ます。 DIFF_TERM お よ び DIFF_TERM_ADV は、 入力専用の属性であ り 、 適切な VCCO
電圧に対 し てのみ使用で き ます。
DIFF_TERM_ADV 属性は XDC 制約フ ァ イ ルで指定で き ます。 DIFF_TERM 属性は、 イ ン ス タ ン シエー ト し たプ リ ミ
テ ィ ブのジ ェ ネ リ ッ ク マ ッ プ (VHDL) ま たは イ ン ラ イ ン パ ラ メ ー タ ー (Verilog) で適切な値を設定 し ます。 こ れ ら の
プ リ ミ テ ィ ブの イ ン ス タ ン シエーシ ョ ンお よ び DIFF_TERM 属性の設定の構文の詳細は、 Vivado Design Suite の HDL
テ ンプ レー ト [参照 11] [参照 8] ま たは 『UltraScale アーキ テ ク チ ャ ラ イ ブ ラ リ ガ イ ド 』 (UG974) [参照 5] を参照 し て く
だ さ い。
差動終端は、 DIFF_TERM ま たは DIFF_TERM_ADV 属性のいずれか を使用 し て有効にで き ます。 DIFF_TERM 属性は
イ ン ス タ ン シエー ト さ れたプ リ ミ テ ィ ブで指定 さ れた場合に使用 さ れます。 DIFF_TERM_ADV 属性は XDC 制約フ ァ
イ ルで指定 さ れた場合に使用 さ れ ます。 イ ン ス タ ン シエー ト さ れたプ リ ミ テ ィ ブで指定 さ れた DIFF_TERM の値は、
XDC 制約フ ァ イ ルで対応す る DIFF_TERM_ADV 設定に変換 さ れます。
DIFF_TERM 属性で設定可能な値は次の と お り です。
•
DIFF_TERM = TRUE と DIFF_TERM_ADV = TERM_100 は対応関係にあ り ます。
•
DIFF_TERM = FALSE と DIFF_TERM_ADV = TERM_NONE (デフ ォ ル ト ) は対応関係にあ り ます。
DIFF_TERM_ADV 属性で設定可能な値は次の と お り です。
•
DIFF_TERM_ADV = TERM_NONE (デフ ォ ル ト )
•
DIFF_TERM_ADV = TERM_100
DIFF_TERM_ADV 属性は、 XDC フ ァ イ ルで次の よ う な構文を使用 し ます。
set_property DIFF_TERM_ADV value [get_ports port_name]
内部 VREF
I/O バン ク に供給する VREF は UltraScale デバ イ ス内部で生成で き ます (オプシ ョ ン)。 内部生成 さ れ る こ と で PCB 上に
特定の VREF 電源レールが必要な く な り ます。 内部生成の VREF (INTERNAL_VREF) は VCCO を ソ ース と し てい ます。
I/O バン ク では、 各バン ク の VREF プ レーンは 1 つであ る ため、 オプシ ョ ンの INTERNAL_VREF はバン ク 全体で 1 つ
の電圧レベルに し か設定で き ません。
INTERNAL_VREF 制約は、 一度に 1 つのバン ク に割 り 当て ら れます。
例 1 : HSTL_II (1.5V) を使用す る バン ク 84 に 0.75V の基準電圧が必要な場合、INTERNAL_VREF 制約は次の よ う に設
定 し ます。
set_property INTERNAL_VREF 0.75 [get_iobanks 84]
例 2 : HSTL_II_18 (1.8V) を使用す る バン ク 65 に 0.9V の基準電圧が必要な場合、 INTERNAL_VREF 制約は、 次の よ う
に設定 し ます。
set_property INTERNAL_VREF 0.90 [get_iobanks 65]
INTERNAL_VREF の使用に関す る 規則は次の と お り です。
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第 1 章 : SelectIO リ ソ ース
•
バン ク に設定で き る VREF の値は 1 つです。
•
INTERNAL_VREF に設定で き る 値は、 特定の I/O 規格の標準基準電圧のみです。
•
INTERNAL_VREF に有効な設定値は次の と お り です。 ただ し 、 バン ク の タ イ プに よ っ てはサポー ト さ れていな
い値 も あ り ます。
•
°
0.60
°
0.675
°
0.70
°
0.75
°
0.84
°
0.90
専用ピ ンであ る VREF は、 INTERNAL_VREF が使用 さ れてい る 場合は通常の I/O ピ ン と し て使用で き ません。
I/O 規格を組み合わせて使用す る 際の規則は INTERNAL_VREF に も 適用 さ れます。 HP I/O バン ク では、 内部 VREF ス
キ ャ ン機能は内部 VREF 制御に し か使用で き ません。バン ク で VREF ス キ ャ ン機能を使用す る には、INTERNAL_VREF
を I/O 規格に対応す る 適切な VREF 値に設定す る 必要があ り ま す。 内部 VREF ス キ ャ ンは、 IBUFE3 ま たは IOBUFE3
プ リ ミ テ ィ ブのいずれか と HPIO_VREF プ リ ミ テ ィ ブを併用 し て有効に し ます。
バン ク 内では、内部 VREF (INTERNAL_VREF ま たは VREF ス キ ャ ン) と 外部 VREF ピ ン を組み合わせた り 、 その両方を
使用 し た り す る こ と はで き ません。 バン ク 内で INTERNAL_VREF ま たは VREF ス キ ャ ン を使用す る 場合は、 500Ω 抵
抗ま たは 1KΩ 抵抗を介 し て専用の外部 VREF ピ ン を GND に接続 し ます。
DQS_BIAS
DQS_BIAS 属性は、 特定の擬似差動 I/O 規格お よ び真の差動 I/O 規格の入力にオプシ ョ ンの DC バ イ ア ス電流を供給
し ます。
適用可能な I/O 規格に対 し て DQS_BIAS 属性で設定可能な値は次の と お り です。
•
TRUE (ただ し DQS_BIAS = TRUE の と き 、 同 じ ポー ト で PULLUP、 PULLDOWN、 ま たは KEEPER に設定 し た
PULLTYPE 属性 と の併用は不可)
•
FALSE (デフ ォ ル ト )
DQS_BIAS 属性は UNISIM イ ン ス タ ン シエーシ ョ ンで設定する 必要があ り ます。 詳細は、 『UltraScale アーキ テ ク チ ャ
ラ イ ブ ラ リ ガ イ ド 』 (UG974) [参照 5] を参照 し て く だ さ い。
ト ラ ンス ミ ッ タ ー プ リ エン フ ァ シス
ト ラ ン ス ミ ッ タ ー プ リ エ ン フ ァ シ ス (PRE_EMPHASIS) 機能は、 特定の I/O 規格の ド ラ イ バーにプ リ エ ン フ ァ シ ス を
適用で き ます。 こ の属性は、 ENABLE_PRE_EMPHASIS と 共に使用する 必要があ り ます。
PRE_EMPHASIS 属性で設定可能な値は次の と お り です。
•
PRE_EMPHASIS = RDRV_NONE (デフ ォ ル ト )
•
PRE_EMPHASIS = RDRV_240 ( こ の場合、 ENABLE_PRE_EMPHASIS を TRUE に設定する 必要があ り ます)
PRE_EMPHASIS 属性は、 XDC フ ァ イ ルで次の よ う な構文を使用 し ます。
set_property PRE_EMPHASIS value [get_ports port_name]
表 1-13 に、OUTPUT_IMPEDANCE 属性を 40Ω と し た DDR4 アプ リ ケーシ ョ ンで PRE_EMPHASIS 属性を使用 し た場
合の一般的なプ リ エン フ ァ シ ス ゲ イ ン を示 し ます。
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表 1-13 : DDR4 ア プ リ ケーシ ョ ン で PRE_EMPHASIS 属性を使用 し た場合の一般的な プ リ エ ン フ ァ シス ゲ イ ン
属性
OUTPUT_IMPEDANCE を 40Ω と し た PRE_EMPHASIS (HP I/O バン ク )
値
概算ゲ イ ン (dB)
RDRV_240(1)
2.5
注記 :
1. 必ず ENABLE_PRE_EMPHASIS を TRUE に設定 し ます。
LVDS ト ラ ン ス ミ ッ タ ー プ リ エ ン フ ァ シ ス
LVDS ト ラ ン ス ミ ッ タ ー プ リ エ ン フ ァ シ ス (LVDS_PRE_EMPHASIS) 機能は、 特定の I/O 規格の ド ラ イ バーにプ リ エ
ン フ ァ シ ス を適用で き ます。 こ の属性は、 ENABLE_PRE_EMPHASIS と 共に使用する 必要があ り ます。
LVDS_PRE_EMPHASIS 属性で設定可能な値は次の と お り です。
•
LVDS_PRE_EMPHASIS = FALSE (デフ ォ ル ト )
•
LVDS_PRE_EMPHASIS = TRUE ( こ の場合、 ENABLE_PRE_EMPHASIS を TRUE に設定す る 必要があ り ます)
LVDS_PRE_EMPHASIS 属性は、 XDC フ ァ イ ルで次の よ う な構文を使用 し ます。
set_property LVDS_PRE_EMPHASIS TRUE|FALSE [get_ports port_name]
表 1-14 に、 LVDS_PRE_EMPHASIS 属性を使用 し た場合の一般的なプ リ エン フ ァ シ ス ゲ イ ン を示 し ます。
表 1-14 : LVDS_PRE_EMPHASIS 属性を使用 し た場合の一般的な プ リ エ ン フ ァ シ ス ゲ イ ン
属性
値
概算ゲ イ ン (dB)
LVDS_PRE_EMPHASIS (HP I/O バン ク )
TRUE(1)
4
LVDS_PRE_EMPHASIS (HR I/O バン ク )
TRUE(1)
4
注記 :
1. 必ず ENABLE_PRE_EMPHASIS を TRUE に設定 し ます。
レ シーバー EQUALIZATION
レ シーバー イ コ ラ イ ゼーシ ョ ン (EQUALIZATION) 機能は、 特定の I/O 規格の レ シーバーに イ コ ラ イ ゼーシ ョ ン を適
用で き ます。
EQUALIZATION 属性で設定可能な値は次の と お り です。
HP I/O バン ク
•
EQ_LEVEL0
•
EQ_LEVEL1
•
EQ_LEVEL2
•
EQ_LEVEL3
•
EQ_LEVEL4
•
EQ_NONE (デフ ォ ル ト )
HR I/O バン ク
•
EQ_LEVEL0
•
EQ_LEVEL0_DC_BIAS
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第 1 章 : SelectIO リ ソ ース
•
EQ_LEVEL1
•
EQ_LEVEL1_DC_BIAS
•
EQ_LEVEL2
•
EQ_LEVEL2_DC_BIAS
•
EQ_LEVEL3
•
EQ_LEVEL3_DC_BIAS
•
EQ_LEVEL4
•
EQ_LEVEL4_DC_BIAS
•
EQ_NONE (デフ ォ ル ト )
重要 : _BIAS 値 を 設定 し た HR I/O バ ン ク は、 同 じ ポー ト で PULLUP、 PULLDOWN、 ま た は KEEPER に設定 し た
PULLTYPE 属性 と 併用で き ません。
EQUALIZATION 属性は、 XDC フ ァ イ ルで次の よ う な構文を使用 し ます。
set_property EQUALIZATION value [get_ports port_name]
表 1-15 に、異な る EQUALIZATION 値に対す る 、DDR4 お よ び SGMII イ ン タ ーフ ェ イ ス の一般的な AC ゲ イ ン を示 し
ます。
表 1-15 : 異な る EQUALIZATION 値に対する、 DDR4 および SGMII イ ン タ ー フ ェ イ スの一般的な AC ゲ イ ン
属性
2.66Gb/s の DDR4 イ ン タ ーフ ェ イ ス での
イ コ ラ イ ゼーシ ョ ン
(HP I/O バン ク )
1.25Gb/s の SGMII イ ン タ ーフ ェ イ ス での
イ コ ラ イ ゼーシ ョ ン
(HR お よ び HP I/O バン ク )
値
概算ゲ イ ン (dB)
EQ_LEVEL0
0
EQ_LEVEL1
0.75
EQ_LEVEL2
1.50
EQ_LEVEL3
2.25
EQ_LEVEL4
3.00
EQ_LEVEL0/EQ_LEVEL0_DC_BIAS
0
EQ_LEVEL1/EQ_LEVEL1_DC_BIAS
1.50
EQ_LEVEL2/EQ_LEVEL2_DC_BIAS
3.00
EQ_LEVEL3/EQ_LEVEL3_DC_BIAS
4.50
EQ_LEVEL4/EQ_LEVEL4_DC_BIAS
6.00
レ シーバー OFFSET 制御
レ シーバー オ フ セ ッ ト 制御 (OFFSET_CNTRL) 機能は、 特定の I/O 規格の レ シーバーにオ フ セ ッ ト キ ャ ン セ レーシ ョ
ン を適用 し 、 プ ロ セ ス に よ る オ フ セ ッ ト のば ら つ き を解消で き ます。
OFFSET_CNTRL 属性で設定可能な値は次の と お り です。
•
CNTRL_NONE (デフ ォ ル ト )
•
FABRIC
注記 : OFFSET_CNTRL = MEM_CTRL は有効な設定ではあ り ません。
OFFSET_CNTRL 属性は、 XDC フ ァ イ ルで次の よ う な構文を使用 し ます。
set_property OFFSET_CNTRL value [get_ports port_name]
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I/O バン ク でオ フ セ ッ ト キ ャ ン セ レーシ ョ ン機能を有効にす る には、 OFFSET_CNTRL を FABRIC に設定す る 必要が
あ り ま す。 オ フ セ ッ ト キ ャ ン セ レーシ ョ ン の制御は、 IBUFE3、 IBUFDSE3、 IOBUFE3、 ま たは IOBUFDSE3 プ リ ミ
テ ィ ブ を使用 し て利用で き ます。
VREF_CNTR
VREF_CNTR は、 HP I/O バン ク の レ シーバーの VREF ス キ ャ ン機能に特有の属性です。 こ れは、 HPIO_VREF と い う
UNISIM プ リ ミ テ ィ ブ と 共に使用 さ れます。
VREF_CNTR 属性で設定可能な値は次の と お り です。
•
FABRIC_RANGE1 (POD 規格)
•
FABRIC_RANGE2 (その他の適用可能な規格)
レ シーバーの VREF ス キ ャ ン機能を使用す る 場合、 POD 規格では FABRIC_RANGE1 が、 その他の適用可能な規格で
は FABRIC_RANGE2 が、 それぞれ使用 さ れます。
VREF_CNTR 属性は UNISIM イ ン ス タ ン シエーシ ョ ン で設定す る 必要が あ り ま す。 詳細は、 『UltraScale アーキ テ ク
チ ャ ラ イ ブ ラ リ ガ イ ド 』 (UG974) [参照 5] を参照 し て く だ さ い。
DATA_RATE
DATA_RATE は、 情報専用の属性であ り 、 Vivado Design Suite の消費電力解析、 タ イ ミ ン グ解析、 お よ び SSN ツール
で使用 さ れます。 こ の属性は、 こ れ ら の ツールに対す る I/O の ト グル レー ト に関す る 情報を提供 し ます。
こ の属性の有効な値は次の と お り です。
•
シ ン グル デー タ レー ト (SDR)
•
ダブル デー タ レー ト (DDR)
非ネ イ テ ィ ブ PHY アプ リ ケーシ ョ ンでの こ の属性のデフ ォ ル ト 値は、 SDR です。 ネ イ テ ィ ブ モー ド アプ リ ケーシ ョ
ン (I/O を、 IDDRE3、 ODDRE3、 RX_BITSLICE、 TX_BITSLICE な ど のネ イ テ ィ ブ PHY プ リ ミ テ ィ ブのいずれかに接
続 し た場合) でのデフ ォ ル ト 値は、 DDR です。
DATA_RATE 属性は、 XDC フ ァ イ ルで次の よ う な構文を使用 し ます。
set_property DATA_RATE SDR|DDR [get_ports port_name]
I/O リ ソ ース VHDL/Verilog の例
I/O リ ソ ース を イ ン ス タ ン シエー ト す る VHDL お よ び Verilog の例は、Vivado Design Suite HDL テ ンプ レー ト [参照 11]
[参照 8] を参照 し て く だ さ い。
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第 1 章 : SelectIO リ ソ ース
サポー ト 対象の I/O 規格および終端
以降のセ ク シ ョ ン では、 サポー ト さ れ る I/O 規格お よ びオプシ ョ ンについて説明 し ます。 I/O で使用で き る 規格のほ
ぼすべてに許容電圧範囲が指定 さ れてい ますが、 こ のセ ク シ ョ ンでは一般的な電圧値のみを扱い ます。 こ れ ら の規格
は、 『Electronic Industry Alliance JEDEC® specification』 [参照 7] で説明 さ れてい ます。
LVTTL (低電圧 TTL)
表 1-16 : 利用可能な I/O バン クの タ イ プ
HR
HP
可
N/A
LVTTL はシ ン グルエン ド の CMOS 入力バ ッ フ ァ ー と プ ッ シ ュ プル出力バ ッ フ ァ ーを用いた、 3.3V アプ リ ケーシ ョ ン
向けの汎用 EIA/JESD 規格です。 こ の規格には 3.3V の出力 ソ ース電圧 (VCCO) が必要ですが、 基準電圧 (VREF) お よ び
終端電圧 (VTT) は不要です。 こ の規格は JEDEC (JESD 8C.01) [参照 7] で規定 さ れてい ます。
図 1-47 お よ び図 1-48 に、単方向お よ び双方向の LVTTL 終端テ ク ニ ッ ク を用いた回路の例を それぞれ示 し ます。 こ れ
ら の 2 つの回路図は、 ソ ース の直列終端お よ び並列終端 ト ポ ロ ジの例を示 し てい ます。
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第 1 章 : SelectIO リ ソ ース
図 1-47 に、 単方向の終端 ト ポ ロ ジ を示 し ます。
X-Ref Target - Figure 1-47
,2%
,2%
/977/
/977/
=
,2%
,2%
/977/
/977/
56 =ದ5'
=
977
,2%
,2%
/977/
/977/
53 =
=
1RWH977LVDQ\YROWDJHIURP9WR9&&2
8*BFBB
図 1-47 : LVTTL 単方向終端
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第 1 章 : SelectIO リ ソ ース
図 1-48 に、 双方向の並列終端 ト ポ ロ ジ を示 し ます。
X-Ref Target - Figure 1-48
,2%
,2%
/977/
/977/
=
977
977
,2%
,2%
/977/
5 =
/977/
5 =
=
1RWH977LVDQ\YROWDJHIURP9WR9&&2
8*BFBB
図 1-48 : LVTTL 双方向終端
表 1-17 に、 LVTTL I/O 規格に適用で き る 属性を示 し ます。 こ の規格は HR I/O バン ク でのみ使用可能です。 表 1-17 に
示 す プ リ ミ テ ィ ブ か ら 派 生 す る プ リ ミ テ ィ ブ ( た と え ば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 ま た は
*_INTERMDISABLE) に対 し てサポー ト さ れます。 サポー ト さ れ る すべての派生プ リ ミ テ ィ ブについては、 「SelectIO
プ リ ミ テ ィ ブ」 セ ク シ ョ ン を参照 し て く だ さ い。
表 1-17 : LVTTL I/O 規格で使用可能な属性
プリ ミティブ
属性
IOSTANDARD
IBUF
OBUF/OBUFT/IOBUF
許容値
LVTTL
デ フ ォル ト
LVTTL
DRIVE
N/A
4、 8、 12、 ま たは 16
12
SLEW
N/A
FAST ま たは SLOW
SLOW
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第 1 章 : SelectIO リ ソ ース
LVCMOS (低電圧 CMOS)
表 1-18 : 利用可能な I/O バン クの タ イ プ
HR
HP
可
可
LVCMOS は幅広 く 使用 さ れてお り 、 CMOS ト ラ ン ジ ス タ に イ ン プ リ メ ン ト さ れてい る ス イ ッ チ規格です。 こ の規格
は JEDEC (JESD 8C.01) [参照 7] で規定 さ れて い ま す。 UltraScale デバ イ ス でサ ポー ト さ れて い る LVCMOS 規格は、
LVCMOS12、 LVCMOS15、 LVCMOS18、 LVCMOS25、 お よ び LVCMOS33 です。
図 1-49 お よ び図 1-50 に、 LVCMOS 単方向終端テ ク ニ ッ ク と LVCMOS 双方向終端テ ク ニ ッ ク を使用 し た回路図の例
を それぞれ示 し ます。 こ れ ら の 2 つの回路図は、 ソ ース の直列終端お よ び並列終端 ト ポ ロ ジの例を示 し てい ます。
図 1-49 に、 単方向の終端 ト ポ ロ ジ を示 し ます。
X-Ref Target - Figure 1-49
,2%
,2%
/9&026
/9&026
=
,2%
,2%
/9&026
/9&026
56 =ದ5'
=
977
,2%
,2%
/9&026
/9&026
53 =
=
1RWH977LVDQ\YROWDJHIURP9WR9&&2
8*BFBB
図 1-49 : LVCMOS 単方向終端
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第 1 章 : SelectIO リ ソ ース
図 1-50 に、 双方向の並列終端 ト ポ ロ ジ を示 し ます。
X-Ref Target - Figure 1-50
/9&026
,2%
,2%
/9&026
=
977
/9&026
977
,2%
,2%
5 =
5 =
/9&026
=
1RWH977LVDQ\YROWDJHIURP9WR9&&2
8*BFBB
図 1-50 : LVCMOS 双方向終端
表 1-19 に、LVCMOS33 お よ び LVCMOS25 I/O 規格に適用で き る 属性を示 し ます。 こ れ ら の規格は HR I/O バン ク での
み使用可能 で す。 表 1-19 に 示す プ リ ミ テ ィ ブ か ら 派生す る プ リ ミ テ ィ ブ ( た と え ば、 *_DIFF_OUT、 *_DCIEN、
*_IBUFDISABLE、 ま たは *_INTERMDISABLE) に対 し てサポー ト さ れます。サポー ト さ れ る すべての派生プ リ ミ テ ィ
ブについては、 「SelectIO プ リ ミ テ ィ ブ」 セ ク シ ョ ン を参照 し て く だ さ い。
表 1-19 : LVCMOS33 および LVCMOS25 I/O 規格で使用可能な属性
プリ ミティブ
属性
IOSTANDARD
IBUF
LVCMOS33、 LVCMOS25
OBUF/OBUFT/IOBUF
許容値
デ フ ォル ト
LVCMOS33、 LVCMOS25
DRIVE
N/A
4、 8、 12、 ま たは 16
12
SLEW
N/A
FAST ま たは SLOW
SLOW
表 1-20 に、 LVCMOS18 I/O 規格に適用で き る 属性を示 し ます。 こ の規格は HR お よ び HP I/O バン ク の両方で使用可
能です。 MOBILE DDR アプ リ ケーシ ョ ンの場合、 LVCMOS18 I/O 規格は 8mA 非終端 ド ラ イ ブ と 組み合わせて使用 し
ます。 表 1-20 に示すプ リ ミ テ ィ ブか ら 派生する プ リ ミ テ ィ ブ (た と えば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、
ま た は *_INTERMDISABLE) に対 し て サ ポー ト さ れ ま す。 サ ポー ト さ れ る すべて の派生プ リ ミ テ ィ ブについ ては、
「SelectIO プ リ ミ テ ィ ブ」 セ ク シ ョ ン を参照 し て く だ さ い。
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表 1-20 : LVCMOS18 I/O 規格で使用可能な属性
プリ ミティブ
属性
OBUF/OBUFT/IOBUF
IBUF
HP I/O バン ク
許容値
IOSTANDARD
LVCMOS18
HR I/O バン ク
デ フ ォル ト
許容値
LVCMOS18
デ フ ォル ト
LVCMOS18
DRIVE
N/A
2、 4、 6、 8、 12
12
4、 8、 12、 16
12
SLEW
N/A
FAST、 MEDIUM、
SLOW
SLOW
FAST、 SLOW
SLOW
表 1-21 に、 LVCMOS15 I/O 規格に適用で き る 属性を示 し ます。 こ の規格は HR お よ び HP I/O バン ク の両方で使用可
能です。表 1-21 に示すプ リ ミ テ ィ ブか ら 派生す る プ リ ミ テ ィ ブ (た と えば、*_DIFF_OUT、*_DCIEN、*_IBUFDISABLE、
ま た は *_INTERMDISABLE) に対 し て サ ポー ト さ れ ま す。 サ ポー ト さ れ る すべて の派生プ リ ミ テ ィ ブについ ては、
「SelectIO プ リ ミ テ ィ ブ」 を参照 し て く だ さ い。
表 1-21 : LVCMOS15 I/O 規格で使用可能な属性
プリ ミティブ
属性
OBUF/OBUFT/IOBUF
IBUF
HP I/O バン ク
許容値
IOSTANDARD
LVCMOS15
HR I/O バン ク
デ フ ォル ト
許容値
LVCMOS15
デ フ ォル ト
LVCMOS15
DRIVE
N/A
2、 4、 6、 8、 12
12
4、 8、 12、 16
12
SLEW
N/A
FAST、 MEDIUM、
SLOW
SLOW
FAST、 SLOW
SLOW
表 1-22 に、 LVCMOS12 I/O 規格に適用で き る 属性を示 し ます。 こ の規格は HR お よ び HP I/O バン ク の両方で使用可
能です。表 1-22 に示すプ リ ミ テ ィ ブか ら 派生す る プ リ ミ テ ィ ブ (た と えば、*_DIFF_OUT、*_DCIEN、*_IBUFDISABLE、
ま た は *_INTERMDISABLE) に対 し て サ ポー ト さ れ ま す。 サ ポー ト さ れ る すべて の派生プ リ ミ テ ィ ブについ ては、
「SelectIO プ リ ミ テ ィ ブ」 を参照 し て く だ さ い。
表 1-22 : LVCMOS12 I/O 規格で使用可能な属性
プリ ミティブ
属性
OBUF/OBUFT/IOBUF
IBUF
HP I/O バン ク
許容値
IOSTANDARD
LVCMOS12
HR I/O バン ク
デ フ ォル ト
LVCMOS12
許容値
デ フ ォル ト
LVCMOS12
DRIVE
N/A
2、 4、 6、 8
12
4、 8、 12
12
SLEW
N/A
FAST、 MEDIUM、
SLOW
SLOW
FAST、 SLOW
SLOW
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LVDCI (低電圧デジ タ ル制御イ ン ピーダ ン ス)
表 1-23 : 利用可能な I/O バン クの タ イ プ
HR
HP
N/A
可
こ れ ら の I/O バ ッ フ ァ ーを使用す る と 、出力が制御 イ ン ピーダ ン ス ド ラ イ バー と し て コ ン フ ィ ギ ュ レーシ ョ ン さ れま
す。 LVDCI レ シーバーは、 LVCMOS レ シーバー と 類似 し てい ます。 LVCMOS な ど の一部の I/O 規格では、 駆動 さ れ
る ラ イ ンの特性 イ ン ピーダ ン ス と 駆動 イ ン ピーダ ン ス を整合 さ せ る 必要があ り ます。HP I/O バン ク には制御 イ ン ピー
ダ ン ス出力 ド ラ イ バーがあ り 、 外部の ソ ース終端抵抗を使用せずに直列終端を与え る こ と がで き ます。
ソ ー ス 終端は
OUTPUT_IMPEDANCE
属性 を 使用 し て 制御 し ま す。 イ ン ピ ー ダ ン ス の 正 確 な 値 は、
OUTPUT_IMPEDANCE 属性 と VRP ピ ンに接続 さ れた 240Ω の外部抵抗に よ っ て指定 さ れます。 こ の属性の、 LVDCI
規格に対 し て有効な唯一の値は RDRV_48_48 で、 48Ω の設定に対応 し ます。
図 1-51 お よ び図 1-52 に、制御 イ ン ピーダ ン ス ド ラ イ バーの単方向 ト ポ ロ ジお よ び双方向 ト ポ ロ ジ を使用 し た回路図
の例を それぞれ示 し ます。 制御 イ ン ピーダ ン ス ド ラ イ バーをサポー ト す る DCI I/O 規格は、 LVDCI_15 と LVDCI_18
です。
X-Ref Target - Figure 1-51
,2%
,2%
/9'&,
/9'&,
=
5 =
8*BFBB
図 1-51 : 単方向制御イ ン ピーダ ン ス ト ラ イバーの ト ポロ ジ
X-Ref Target - Figure 1-52
,2%
,2%
/9'&,
/9'&,
=
5 =
5 =
8*BFBB
図 1-52 : 双方向制御イ ン ピーダ ン ス ト ラ イバーの ト ポロ ジ
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第 1 章 : SelectIO リ ソ ース
表 1-24 に、 LVDCI I/O 規格に適用で き る 属性を示 し ます。 こ れは HP I/O バン ク で使用可能な規格です。 表 1-24 に示
すプ リ ミ テ ィ ブ か ら 派生す る プ リ ミ テ ィ ブ
( た と え ば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 ま た は
*_INTERMDISABLE) に対 し てサポー ト さ れます。 サポー ト さ れ る すべての派生プ リ ミ テ ィ ブについては、 「SelectIO
プ リ ミ テ ィ ブ」 を参照 し て く だ さ い。
表 1-24 : LVDCI I/O 規格で使用可能な属性
プリ ミティブ
属性
OBUF/OBUFT/IOBUF
IBUF
IOSTANDARD
許容値
LVDCI_15、 LVDCI_18
SLEW
N/A
OUTPUT_IMPEDANCE
N/A
デ フ ォル ト
LVDCI_15、 LVDCI_18
SLOW
FAST、 MEDIUM、 SLOW
RDRV_48_48
HSLVDCI (高速 LVDCI)
表 1-25 : 利用可能な I/O バン ク の タ イ プ
HR
HP
N/A
可
ド ラ イ バーは LVDCI と 類似 し てお り 、 入力は HSTL お よ び SSTL と 類似 し てい ます。 VREF 基準電圧の入力を使用す
る と 、 HSLVDCI は、 シ ン グルエン ド LVCMOS タ イ プの レ シーバーを使用す る 場合 よ り 優れた入力感度を レ シーバー
で許容で き ます。
HP I/O バン ク には制御 イ ン ピーダ ン ス出力 ド ラ イ バーがあ り 、外部の ソ ース終端抵抗を使用せずに直列終端を与え る
こ と がで き ます。 イ ン ピーダ ン ス の正確な値は、 OUTPUT_IMPEDANCE 属性 と VRP ピ ンに接続 さ れた 240Ω の外部
抵抗に よ っ て指定 さ れます。 OUTPUT_IMPEDANCE 属性の、 HSLVDCI 規格に対 し て有効な唯一の値は RDRV_48_48
で、 48Ω の設定に対応 し ます。
図 1-53 に、 HSLVDCI 制御 イ ン ピ ーダ ン ス ド ラ イ バーの双方向終端テ ク ニ ッ ク を 使用 し た回路図の例を示 し ま す。
VREF で制御 イ ン ピーダ ン ス ド ラ イ バーをサポー ト す る DCI I/O 規格は、 HSLVDCI_15 お よ び HSLVDCI_18 です。
X-Ref Target - Figure 1-53
,2%
+6/9'&,B
+6/9'&,B
,2%
+6/9'&,B
+6/9'&,B
=
95() 9&&2
5 =
95() 9&&2
5 =
8*BFBB
図 1-53 : 双方向終端の HSLVDCI 制御イ ン ピーダ ン ス ド ラ イバー
電気的仕様は、 UltraScale デバ イ ス のデー タ シー ト [参照 2] の LVDCI VOH お よ び VOL を参照 し て く だ さ い。
表 1-26 に、 HSLVDCI I/O 規格に適用で き る 属性を示 し ます。 こ れは HP I/O バン ク で使用可能な規格です。 表 1-26 に
示 す プ リ ミ テ ィ ブ か ら 派 生 す る プ リ ミ テ ィ ブ ( た と え ば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 ま た は
*_INTERMDISABLE) に対 し てサポー ト さ れます。 サポー ト さ れ る すべての派生プ リ ミ テ ィ ブについては、 「SelectIO
プ リ ミ テ ィ ブ」 を参照 し て く だ さ い。
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第 1 章 : SelectIO リ ソ ース
表 1-26 : HSLVDCI I/O 規格で使用可能な属性
プリ ミティブ
属性
IOSTANDARD
OBUF/OBUFT/IOBUF
IBUF
許容値
HSLVDCI_15、
HSLVDCI_18
SLEW
N/A
OUTPUT_IMPEDANCE
N/A
デ フ ォル ト
HSLVDCI_15、 HSLVDCI_18
FAST、 MEDIUM、 SLOW
SLOW
RDRV_48_48
HSTL (高速 ト ラ ン シーバー ロ ジ ッ ク)
高速 ト ラ ン シーバー ロ ジ ッ ク (HSTL) 規格は、 JEDEC が規定す る 汎用高速バ ス規格 (JESD8-6) [参照 7] です。 高速 メ
モ リ イ ン タ ー フ ェ イ ス の ク ロ ッ キ ン グ を サポー ト す る ために、 こ の規格では差動バージ ョ ン も 提供 さ れてい ま す。
UltraScale アーキ テ ク チ ャ の I/O は、 差動バージ ョ ン を含む、 1.5V HSTL ク ラ ス I お よ び 1.8V HSTL ク ラ ス I (HP お よ
び HR I/O バン ク 両方) に加え て 1.2V HSTL ク ラ ス I (HP I/O バン ク ) の I/O 規格をサポー ト し ます。 さ ら に、 差動バー
ジ ョ ン を含む、 1.5V HSTL ク ラ ス II お よ び 1.8V HSTL ク ラ ス II (HR I/O バン ク ) に も 対応 し てい ます。 差動バージ ョ
ンには、差動増幅入力バ ッ フ ァ ーお よ びプ ッ シ ュ プル出力バ ッ フ ァ ーが必要です。HP I/O は こ の規格の DCI バージ ョ
ンに も 対応 し てい ます。
HSTL_ I、 HSTL_ I_18
表 1-27 : 利用可能な I/O バン ク の タ イ プ
HR
HP
可
可
HSTL_I お よ び HSTL_ I_18 は並列終端電圧 (VTT) と し て VCCO/2 を使用 し ます。
オプシ ョ ンの調整な し のオン ダ イ 入力分割終端機能 (ODT) に よ っ て、 VCCO/2 への 2R (R = Z0) のテブナン等価抵抗が
提供 さ れ ます。 40Ω、 48Ω、 ま たは 60Ω の ド ラ イ バー イ ン ピーダ ン ス を選択で き る 、 調整な し のオン ダ イ ソ ース終
端機能 (OUTPUT_IMPEDANCE) が HP I/O バン ク で利用可能です。 ド ラ イ バー出力 イ ン ピーダ ン ス のデフ ォ ル ト 値は
48Ω です。
HSTL_I_12
表 1-28 : 利用可能な I/O バン クの タ イ プ
HR
HP
N/A
可
HSTL_I_12 は並列終端電圧 (VTT) と し て VCCO/2 を使用 し ます。
オプシ ョ ンの調整な し のオン ダ イ 入力分割終端機能 (ODT) に よ っ て、 VCCO/2 への 2R (R = Z0) のテブナン等価抵抗が
提供 さ れ ます。 40Ω、 48Ω、 ま たは 60Ω の ド ラ イ バー イ ン ピーダ ン ス を選択で き る 、 調整な し のオン ダ イ ソ ース終
端機能 (OUTPUT_IMPEDANCE) が HP I/O バン ク で利用可能です。 ド ラ イ バー出力 イ ン ピーダ ン ス のデフ ォ ル ト 値は
48Ω です。
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第 1 章 : SelectIO リ ソ ース
HSTL_ I_DCI、 HSTL_I_DCI_12、 および HSTL_ I_DCI_18
表 1-29 : 利用可能な I/O バン クの タ イ プ
HR
HP
N/A
可
HSTL_I_DCI、 HSTL_I_DCI_12、 お よ び HSTL_I_DCI_18 では、 VCCO か ら 電源供給 さ れ る オンチ ッ プ分割テブナン終
端 (ODT 属性を利用) を使用 し 、 VCCO/2 の等価並列終端電圧 (VTT) を生成 し ます。
40Ω、 48Ω、 ま た は
60Ω
の調整済み ド ラ イ バー
イ ン ピ ー ダ ン ス を 選択 で き る、 ソ ー ス 終端機能
(OUTPUT_IMPEDANCE) が HP I/O バ ン ク で利用可能です。 ド ラ イ バー出力 イ ン ピ ーダ ン ス のデ フ ォ ル ト 値は 48Ω
です。
HSTL_ II および HSTL_ II_18
表 1-30 : 利用可能な I/O バン クの タ イ プ
HR
HP
可
不可
HSTL_II お よ び HSTL_II_18 は並列終端電圧 (VTT) と し て VCCO/2 を使用 し ます。
オプシ ョ ンの調整な し のオン ダ イ 入力分割終端機能 (ODT) に よ っ て、 VCCO/2 への 2R (R = Z0) のテブナン等価抵抗が
提供 さ れます。
DIFF_HSTL_I および DIFF_HSTL_I_18
表 1-31 : 利用可能な I/O バン クの タ イ プ
HR
HP
可
可
差動 HSTL ク ラ ス I は、 相補シ ン グルエン ド HSTL_I タ イ プの ド ラ イ バー と 差動レ シーバーをペアで使用 し ます。
オプシ ョ ンの調整な し のオン ダ イ 入力分割終端機能 (ODT) に よ っ て、 VCCO/2 への 2R (R = Z0) のテブナン等価抵抗が
提供 さ れ ます。 40Ω、 48Ω、 ま たは 60Ω の ド ラ イ バー イ ン ピーダ ン ス を選択で き る 、 調整な し のオン ダ イ ソ ース終
端機能 (OUTPUT_IMPEDANCE) が HP I/O バン ク で利用可能です。 ド ラ イ バー出力 イ ン ピーダ ン ス のデフ ォ ル ト 値は
48Ω です。
DIFF_HSTL_I_DCI お よび DIFF_HSTL_I_DCI_18
表 1-32 : 利用可能な I/O バン クの タ イ プ
HR
HP
N/A
可
差動 HSTL ク ラ ス I は、 ODT 属性を使用す る オンチ ッ プ分割テブナン終端を含めて、 相補シ ン グルエン ド HSTL_I タ
イ プの ド ラ イ バー と 差動レ シーバーをペアで使用 し ます。
40Ω、 48Ω、 ま たは 60Ω の調整済み ド ラ イ バー イ ン ピーダン ス を選択で き る、 ソース終端機能 (OUTPUT_IMPEDANCE)
が HP I/O バン ク で利用可能です。 ド ラ イ バー出力イ ン ピーダン スのデフ ォル ト 値は 48Ω です。
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第 1 章 : SelectIO リ ソ ース
DIFF_HSTL_ II お よび DIFF_HSTL_II_18
表 1-33 : 利用可能な I/O バン クの タ イ プ
HR
HP
可
不可
差動 HSTL ク ラ ス II は、相補シ ン グルエン ド HSTL_II タ イ プの ド ラ イ バー と 差動レ シーバーをペアで使用 し ます。 ま
た、 差動 HSTL は、 メ モ リ イ ン タ ーフ ェ イ ス デザ イ ンで差動 ク ロ ッ ク お よ び DQS 信号に も 使用で き ます。
オプシ ョ ンの調整な し のオン ダ イ 入力分割終端機能 (ODT) に よ っ て、 VCCO/2 への 2R (R = Z0) のテブナン等価抵抗が
提供 さ れます。
DIFF_HSTL_I_12
表 1-34 : 利用可能な I/O バン クの タ イ プ
HR
HP
不可
可
差動 HSTL ク ラ ス I は、 相補シ ン グルエン ド HSTL_I_12 タ イ プの ド ラ イ バー と 差動レ シーバーをペアで使用 し ます。
オプ シ ョ ン の調整な し のオ ン ダ イ 入力分割終端機能 (ODT) に よ っ て、VCCO/2 への 2R (R = Z0) のテブナ ン等価抵抗
が 提供 さ れ ま す。 40Ω、 48Ω、 ま た は 60Ω の ド ラ イ バ ー を 選択 で き る 、 調整 な し の オ ン ダ イ ソ ー ス 終端機能
(OUTPUT_IMPEDANCE) が HP I/O バ ン ク で利用可能です。 ド ラ イ バー出力 イ ン ピーダ ン ス のデ フ ォ ル ト 値は 48Ω
です。
DIFF_HSTL_I_12_DCI
表 1-35 : 利用可能な I/O バン クの タ イ プ
HR
HP
不可
可
差動 HSTL ク ラ ス I は、 ODT 属性を使用する オンチ ッ プ分割テブナン終端を含めて、 相補シ ン グルエン ド HSTL_I_12
タ イ プの ド ラ イ バー と 差動レ シーバーをペアで使用 し ます。 40Ω、 48Ω、 ま たは 60Ω の調整済み ド ラ イ バー イ ン ピー
ダ ン ス を選択で き る 、 ソ ース終端機能 (OUTPUT_IMPEDANCE) が HP I/O バン ク で利用可能です。 ド ラ イ バー出力 イ
ン ピーダ ン ス のデフ ォ ル ト 値は 48Ω です。
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第 1 章 : SelectIO リ ソ ース
HSTL ク ラ ス I (1.2V、 1.5V、 1.8V)
図 1-54 に、 HSTL ク ラ ス I の 1.2V、 1.5V、 1.8V バージ ョ ン で終端テ ク ニ ッ ク を使用 し た回路の例を示 し ます。 個々
の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.2V、 1.5V、 1.8V) でなければな ら ず、 異な る 電圧
間の互換性はあ り ません。 HP I/O バン ク のみが DCI 規格に対応 し てい ます。
X-Ref Target - Figure 1-54
([WHUQDO7HUPLQDWLRQ
977 9IRU+67/B,
9IRU+67/B,B
9IRU+67/B,B
,2%
+67/B,
+67/B,B
+67/B,B
,2%
+67/B,
+67/B,B
+67/B,B
˖
=
95() 9IRU+67/B,
9IRU+67/B,B
9IRU+67/B,B
'ULYHULPSHGDQFH
FRQWUROLVQRW
VXSSRUWHGLQ
+5,2
'&,
,2%
,2%
9&&2 9IRU+67/B,B'&,
9IRU+67/B,B'&,B
9IRU+67/B,B'&,B
+67/B,B'&,
+67/B,B'&,B
+67/B,B'&,B
5 = ˖
+67/B,B'&,
+67/B,B'&,B
+67/B,B'&,B
=
95() 9IRU+67/B,B'&,
9IRU+67/B,B'&,B
9IRU+67/B,B'&,B
5 = ˖
8*BFBB
図 1-54 : HSTL ク ラ ス I (1.2V、 1.5V、 1.8V) の単方向終端
図 1-55 に、 HSTL ク ラ ス I の 1.2V、 1.5V、 1.8V バージ ョ ンで双方向終端テ ク ニ ッ ク を使用 し た回路の例を示 し ます。
個々の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.2V、 1.5V、 1.8V) でなければな ら ず、 異な る
電圧間の互換性はあ り ません。 HP I/O バン ク のみが DCI 規格に対応 し てい ます。
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第 1 章 : SelectIO リ ソ ース
X-Ref Target - Figure 1-55
([WHUQDO7HUPLQDWLRQ
,2%
+67/B,
+67/B,B
+67/B,B
977 9IRU+67/B,
977 9IRU+67/B,
9IRU+67/B,B 9IRU+67/B,B
9IRU+67/B,B 9IRU+67/B,B
˖
,2%
+67/B,
+67/B,B
+67/B,B
˖
=
95()
9IRU+67/B,
9IRU+67/B,B
9IRU+67/B,B
'ULYHULPSHGDQFHFRQWUROLV
QRWVXSSRUWHGLQ+5,2
95()
9IRU+67/B,
9IRU+67/B,B
9IRU+67/B,B
'ULYHULPSHGDQFHFRQWUROLV
QRWVXSSRUWHGLQ+5,2
'ULYHULVQRWVWDWHG
+67/B,B'&,
+67/B,BB'&,
+67/B,BB'&,
'ULYHULVVWDWHG
,2% 9&&2 9IRU+67/B,B'&,
9IRU+67/B,BB'&,
9IRU+67/B,BB'&,
,2%
5 = ˖
=
95()
9IRU+67/B,B'&,
5 = ˖ 9IRU+67/B,BB'&,
9IRU+67/B,BB'&,
5 = ˖
95()
9IRU+67/B,B'&,
9IRU+67/B,BB'&,
9IRU+67/B,BB'&,
8*BFBB
図 1-55 : HSTL ク ラ ス I (1.2V、 1.5V、 1.8V) の双方向終端
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第 1 章 : SelectIO リ ソ ース
差動 HSTL ク ラ ス I
図 1-56 に、 差動 HSTL ク ラ ス I (1.2V、 1.5V、 1.8V) で単方向終端テ ク ニ ッ ク を使用 し た回路の例を示 し ます。 個々の
回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.2V、 1.5V、 1.8V) でなければな ら ず、 異な る 電圧間
の互換性はあ り ません。
X-Ref Target - Figure 1-56
([WHUQDO7HUPLQDWLRQ
,2%
977 9IRU',))B+67/B,
9IRU',))B+67/B,B
9IRU',))B+67/B,B
',))B+67/B,
',))B+67/B,B
',))B+67/B,B
,2%
˖
=
',))B+67/B,
',))B+67/B,B
',))B+67/B,B
'ULYHULPSHGDQFHFRQWUROLVQRW
VXSSRUWHGLQ+5,2EDQNV
977 9IRU',))B+67/B,
9IRU',))B+67/B,B
9IRU',))B+67/B,B
',))B+67/B,
',))B+67/B,B
',))B+67/B,B
˖
=
'ULYHULPSHGDQFHFRQWUROLVQRW
VXSSRUWHGLQ+5,2EDQNV
8*BFBB
図 1-56 : 差動 HSTL ク ラ ス I (1.2V、 1.5V、 1.8V) の単方向終端
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第 1 章 : SelectIO リ ソ ース
図 1-57 に、 差動 HSTL ク ラ ス I (1.2V、 1.5V、 1.8V) で双方向終端テ ク ニ ッ ク を使用 し た回路の例を示 し ます。 個々の
回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.2V、 1.5V、 1.8V) でなければな ら ず、 異な る 電圧間
の互換性はあ り ません。
X-Ref Target - Figure 1-57
([WHUQDO7HUPLQDWLRQ
,2%
',))B+67/B,
',))B+67/B,B
',))B+67/B,B
977 9IRU',))B+67/B,
977 9IRU',))B+67/B,
9IRU',))B+67/B,B 9IRU',))B+67/B,B
9IRU',))B+67/B,B 9IRU',))B+67/B,B
˖
,2%
',))B+67/B,
',))B+67/B,B
',))B+67/B,B
˖
=
'ULYHULPSHGDQFH
FRQWUROLVQRW
VXSSRUWHGLQ
+5,2EDQNV
',))B+67/B,
',))B+67/B,B
',))B+67/B,B
977 9IRU',))B+67/B,
9IRU',))B+67/B,B
9IRU',))B+67/B,B
977 9IRU',))B+67/B,
9IRU',))B+67/B,B
9IRU',))B+67/B,B
˖
˖
'ULYHULPSHGDQFH
FRQWUROLVQRW
VXSSRUWHGLQ
+5,2EDQNV
',))B+67/B,
',))B+67/B,B
',))B+67/B,B
=
'ULYHULPSHGDQFH
FRQWUROLVQRW
VXSSRUWHGLQ
+5,2EDQNV
'ULYHULPSHGDQFH
FRQWUROLVQRW
VXSSRUWHGLQ
+5,2EDQNV
',))B+67/B,
',))B+67/B,B
',))B+67/B,B
',))B+67/B,
',))B+67/B,B
',))B+67/B,B
8*BFBB
図 1-57 : 差動 HSTL ク ラ ス I (1.2V、 1.5V、 1.8V) の双方向終端
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第 1 章 : SelectIO リ ソ ース
図 1-58 に、 差動 HSTL ク ラ ス I (1.2V、 1.5V、 1.8V) で DCI 単方向終端テ ク ニ ッ ク を 使用 し た回路の例を示 し ま す。
個々の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.2V、 1.5V、 1.8V) でなければな ら ず、 異な る
電圧間の互換性はあ り ません。 HP I/O バン ク のみが こ れ ら の DCI 規格に対応 し てい ます。
X-Ref Target - Figure 1-58
'&,
,2%
,2%
9&&2 9IRU',))B+67/B,B'&,
9IRU',))B+67/B,B'&,B
9IRU',))B+67/B,B'&,B
5 = ˖
',))B+67/B,B'&,
',))B+67/B,B'&,B
',))B+67/B,B'&,B
=
5 = ˖
'ULYHULPSHGDQFHFRQWURO
LVQRWVXSSRUWHGLQ
+5,2EDQNV
',))B+67/B,B'&,
',))B+67/B,B'&,B
',))B+67/B,B'&,B
9&&2 9IRU',))B+67/B,B'&,
9IRU',))B+67/B,B'&,B
9IRU',))B+67/B,B'&,B
5 = ˖
',))B+67/B,B'&,
',))B+67/B,B'&,B
',))B+67/B,B'&,B
=
5 = ˖
'ULYHULPSHGDQFHFRQWURO
LVQRWVXSSRUWHGLQ
+5,2EDQNV
8*BFBB
図 1-58 : 差動 HSTL ク ラ ス I (1.2V、 1.5V、 1.8V) の DCI 単方向終端
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第 1 章 : SelectIO リ ソ ース
図 1-59 に、 差動 HSTL ク ラ ス I (1.2V、 1.5V、 1.8V) で DCI 双方向終端テ ク ニ ッ ク を 使用 し た回路の例を示 し ま す。
個々の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.2V、 1.5V、 1.8V) でなければな ら ず、 異な る
電圧間の互換性はあ り ません。 HP I/O バン ク のみが DCI 規格に対応 し てい ます。
X-Ref Target - Figure 1-59
'ULYHULVQRWVWDWHG
'ULYHULVVWDWHG
9&&2 9IRU',))B+67/B,B'&,
9IRU',))B+67/B,BB'&,
9IRU',))B+67/B,BB'&,
,2%
',))B+67/B,B'&,
',))B+67/B,BB'&,
',))B+67/B,BB'&,
5 = ˖
,2%
',))B+67/B,B'&,
',))B+67/B,BB'&,
',))B+67/B,BB'&,
=
5 = ˖
5 = ˖
9&&2 9IRU',))B+67/B,B'&,
9IRU',))B+67/B,BB'&,
9IRU',))B+67/B,BB'&,
',))B+67/B,B'&,
',))B+67/B,BB'&,
',))B+67/B,BB'&,
5 = ˖
',))B+67/B,B'&,
',))B+67/B,BB'&,
',))B+67/B,BB'&,
=
5 = ˖
',))B+67/B,B'&,
',))B+67/B,BB'&,
',))B+67/B,BB'&,
5 = ˖
',))B+67/B,B'&,
',))B+67/B,BB'&,
',))B+67/B,BB'&,
8*BFBB
図 1-59 : 差動 HSTL ク ラ ス I (1.2V、 1.5V、 1.8V) の DCI 双方向終端
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第 1 章 : SelectIO リ ソ ース
HSTL ク ラ ス II
図 1-60 に、 HSTL ク ラ ス II (1.5V ま たは 1.8V) で単方向終端テ ク ニ ッ ク を使用 し た回路の例を示 し ます。 個々の回路
では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.5V ま たは 1.8V) でなければな ら ず、 異な る 電圧間の互
換性はあ り ません。 HR I/O バン ク のみが ク ラ ス II 規格に対応 し てい ます。
X-Ref Target - Figure 1-60
([WHUQDO7HUPLQDWLRQ
,2%
977 9IRU+67/B,,
9IRU+67/B,,B
977 9IRU+67/B,,
9IRU+67/B,,B
+67/B,,
+67/B,,B
˖
,2%
˖
+67/B,,
+67/B,,B
=
95()
ದ
9IRU+67/B,,
9IRU+67/B,,B
8*BFBB
図 1-60 : HSTL ク ラ ス II (1.5V または 1.8V) の単方向終端
図 1-61 に、 HSTL ク ラ ス II (1.5V ま たは 1.8V) で双方向終端テ ク ニ ッ ク を使用 し た回路の例を示 し ます。 個々の回路
では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.5V ま たは 1.8V) でなければな ら ず、 異な る 電圧間の互
換性はあ り ません。
X-Ref Target - Figure 1-61
977 9IRU+67/B,,
977 9IRU+67/B,,
9IRU+67/B,,B
9IRU+67/B,,B
([WHUQDO7HUPLQDWLRQ
+67/B,,
+67/B,,B
,2%
,2%
˖
˖
=
+67/B,,
+67/B,,B
95()
ದ
9IRU+67/B,,
9IRU+67/B,,B
95()
9IRU+67/B,,
9IRU+67/B,,B
8*BFBB
図 1-61 : HSTL ク ラ ス II (1.5V または 1.8V) の双方向終端
UltraScale アーキテ ク チ ャ SelectIO リ ソ ース
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第 1 章 : SelectIO リ ソ ース
差動 HSTL ク ラ ス II
図 1-62 に、 差動 HSTL (1.5V ま たは 1.8V) で単方向終端テ ク ニ ッ ク を使用 し た回路の例を示 し ます。 個々の回路では、
すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.5V ま たは 1.8V) でなければな ら ず、 異な る 電圧間の互換性は
あ り ません。 HR I/O バン ク のみが ク ラ ス II 規格に対応 し てい ます。
X-Ref Target - Figure 1-62
([WHUQDO7HUPLQDWLRQ
',))B+67/B,,
',))B+67/B,,B
,2%
977 9IRU',))B+67/B,,
9IRU',))B+67/B,,B
977 9IRU',))B+67/B,,
9IRU',))B+67/B,,B
,2%
˖
˖
=
',))B+67/B,,
',))B+67/B,,B
977 9IRU',))B+67/B,,
9IRU',))B+67/B,,B
',))B+67/B,,
',))B+67/B,,B
977 9IRU',))B+67/B,,
9IRU',))B+67/B,,B
˖
˖
=
8*BFBB
図 1-62 : 差動 HSTL (1.5V または 1.8V) の単方向終端
UltraScale アーキテ ク チ ャ SelectIO リ ソ ース
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第 1 章 : SelectIO リ ソ ース
図 1-63 に、 差動 HSTL ク ラ ス II (1.5V ま たは 1.8V) で双方向終端テ ク ニ ッ ク を使用 し た回路の例を示 し ます。 個々の
回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.5V ま たは 1.8V) でなければな ら ず、 異な る 電圧間
の互換性はあ り ません。
X-Ref Target - Figure 1-63
([WHUQDO7HUPLQDWLRQ
,2%
977 9IRU',))B+67/B,,
9IRU',))B+67/B,,B
',))B+67/B,,
',))B+67/B,,B
977 9IRU',))B+67/B,,
9IRU',))B+67/B,,B
˖
,2%
',))B+67/B,,
',))B+67/B,,B
˖
=
',))B+67/B,,
',))B+67/B,,B
977 9IRU',))B+67/B,,
9IRU',))B+67/B,,B
977 9IRU',))B+67/B,,
9IRU',))B+67/B,,B
˖
˖
',))B+67/B,,
',))B+67/B,,B
=
',))B+67/B,,
',))B+67/B,,B
',))B+67/B,,
',))B+67/B,,B
8*BFBB
図 1-63 : 差動 HSTL ク ラ ス II (1.5V または 1.8V) の双方向終端
UltraScale アーキテ ク チ ャ SelectIO リ ソ ース
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第 1 章 : SelectIO リ ソ ース
表 1-36 お よ び表 1-37 に、HSTL I/O 規格でサポー ト さ れ る 属性を示 し ます。 こ れ ら の表に示すプ リ ミ テ ィ ブか ら 派生す る プ リ ミ テ ィ ブ (た と えば、*_DIFF_OUT、
*_DCIEN、 *_IBUFDISABLE、 ま たは *_INTERMDISABLE) に対 し てサポー ト さ れ ま す。 サポー ト さ れ る すべての派生プ リ ミ テ ィ ブについては、 「SelectIO プ リ
ミ テ ィ ブ」 を参照 し て く だ さ い。
表 1-36 : HSTL ク ラ ス I で使用可能な属性
IBUF/IBUFE3/IBUFDS/IBUFDSE3
HP I/O
属性
許容値
IOSTANDARD
SLEW
ODT
デ フ ォル ト
OBUF/OBUFT
HR I/O
許容値
デ フ ォル ト
HSTL_I
HSTL_I_12
HSTL_I_18
HSTL_I
HSTL_I_18
N/A
N/A
IOBUF/IOBUFE3/IOBUFDS/IOBUFDSE3
HP I/O
許容値
HR I/O
デ フ ォル ト
HSTL_I
HSTL_I_12
HSTL_I_18
FAST
MEDIUM
SLOW
RTT_40
RTT_40
RTT_48
RTT_48
RTT_NONE
RTT_NONE
RTT_60
RTT_60
RTT_NONE
RTT_NONE
SLOW
許容値
デ フ ォル ト
HSTL_I
HSTL_I_18
FAST
SLOW
SLOW
HP I/O
許容値
HR I/O
デ フ ォル ト
HSTL_I
HSTL_I_12
HSTL_I_18
FAST
MEDIUM
SLOW
N/A
N/A
RTT_40
RTT_48
RTT_60
RTT_NONE(1)
SLOW
許容値
デ フ ォル ト
HSTL_I
HSTL_I_18
FAST
SLOW
SLOW
RTT_40
RTT_48
RTT_NONE
RTT_NONE
RTT_60
RTT_NONE
OUTPUT_
IMPEDANCE
N/A
N/A
RDRV_40_40
RDRV_48_48 RDRV_48_48
RDRV_60_60
N/A
RDRV_40_40
RDRV_48_48 RDRV_48_48
RDRV_60_60(1)
N/A
IOSTANDARD
HSTL_I_DCI
HSTL_I_DCI_12
HSTL_I_DCI_18
N/A
HSTL_I_DCI
HSTL_I_DCI_12
HSTL_I_DCI_18
N/A
HSTL_I_DCI
HSTL_I_DCI_12
HSTL_I_DCI_18
N/A
N/A
N/A
SLEW
ODT
OUTPUT_
IMPEDANCE
RTT_40
RTT_48
RTT_60(2)
RTT_48
N/A
UltraScale アーキテ ク チ ャ SelectIO リ ソ ース
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FAST
MEDIUM
SLOW
SLOW
N/A
FAST
MEDIUM
SLOW
SLOW
N/A
RTT_40
RTT_48
RTT_60(1)(2)
RTT_48
N/A
N/A
N/A
N/A
N/A
RDRV_40_40
RDRV_48_48 RDRV_48_48
RDRV_60_60
N/A
japan.xilinx.com
RDRV_40_40
RDRV_48_48 RDRV_48_48
RDRV_60_60(1)
N/A
82
第 1 章 : SelectIO リ ソ ース
表 1-36 : HSTL ク ラ ス I で使用可能な属性 (続き)
IBUF/IBUFE3/IBUFDS/IBUFDSE3
HP I/O
属性
許容値
IOSTANDARD
SLEW
ODT
デ フ ォル ト
OBUF/OBUFT
HR I/O
許容値
デ フ ォル ト
DIFF_HSTL_I
DIFF_HSTL_I_12
DIFF_HSTL_I_18
DIFF_HSTL_I
DIFF_HSTL_I_18
N/A
N/A
HP I/O
許容値
HR I/O
デ フ ォル ト
DIFF_HSTL_I
DIFF_HSTL_I_12
DIFF_HSTL_I_18
FAST
MEDIUM
SLOW
RTT_40
RTT_40
RTT_48
RTT_48
RTT_NONE
RTT_NONE
RTT_60
RTT_60
RTT_NONE
RTT_NONE
IOBUF/IOBUFE3/IOBUFDS/IOBUFDSE3
SLOW
許容値
デ フ ォル ト
DIFF_HSTL_I
DIFF_HSTL_I_18
FAST
SLOW
SLOW
HP I/O
許容値
HR I/O
デ フ ォル ト
DIFF_HSTL_I
DIFF_HSTL_I_12
DIFF_HSTL_I_18
FAST
MEDIUM
SLOW
N/A
N/A
RTT_40
RTT_48
RTT_60
RTT_NONE(1)
SLOW
許容値
デ フ ォル ト
DIFF_HSTL_I
DIFF_HSTL_I_18
FAST
SLOW
SLOW
RTT_40
RTT_48
RTT_NONE
RTT_NONE
RTT_60
RTT_NONE
OUTPUT_
IMPEDANCE
N/A
N/A
RDRV_40_40
RDRV_48_48 RDRV_48_48
RDRV_60_60
N/A
RDRV_40_40
RDRV_48_48 RDRV_48_48
RDRV_60_60(1)
N/A
IOSTANDARD
DIFF_HSTL_I_DCI
DIFF_HSTL_I_DCI_12
DIFF_HSTL_I_DCI_18
N/A
DIFF_HSTL_I_DCI
DIFF_HSTL_I_DCI_12
DIFF_HSTL_I_DCI_18
N/A
DIFF_HSTL_I_DCI
DIFF_HSTL_I_DCI_12
DIFF_HSTL_I_DCI_18
N/A
N/A
N/A
SLEW
ODT
OUTPUT_
IMPEDANCE
RTT_40
RTT_48
RTT_60(2)
RTT_48
N/A
FAST
MEDIUM
SLOW
SLOW
N/A
FAST
MEDIUM
SLOW
SLOW
N/A
RTT_40
RTT_48
RTT_60(1)(2)
RTT_48
N/A
N/A
N/A
N/A
N/A
RDRV_40_40
RDRV_48_48 RDRV_48_48
RDRV_60_60
N/A
RDRV_40_40
RDRV_48_48 RDRV_48_48
RDRV_60_60(1)
N/A
注記 :
1. 表 1-37 に、 双方向 コ ン フ ィ ギ ュ レーシ ョ ンに使用で き る ド ラ イ バー出力 イ ン ピーダ ン ス (OUTPUT_IMPEDANCE) と ODT の組み合わせを示 し ます。
2. ODT = RTT_NONE は、 DCI I/O 規格の有効な設定ではあ り ません。
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第 1 章 : SelectIO リ ソ ース
表 1-37 : 双方向 コ ン フ ィ ギ ュ レーシ ョ ン で使用可能な組み合わせ
OUTPUT_IMPEDANCE
ODT
RDRV_40_40 (40Ω)
RTT_40
RDRV_40_40 (40Ω)
RTT_60
RDRV_40_40 (40Ω)
RTT_NONE
RDRV_48_48 (48Ω)
RTT_48
RDRV_48_48 (48Ω)
RTT_NONE
RDRV_60_60 (60Ω)
RTT_40
RDRV_60_60 (60Ω)
RTT_60
RDRV_60_60 (60Ω)
RTT_NONE
表 1-38 に、HSTL ク ラ ス II I/O 規格でサポー ト さ れ る 属性を示 し ます。表 1-38 に示すプ リ ミ テ ィ ブか ら 派生す る プ リ
ミ テ ィ ブ (た と えば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 ま たは *_INTERMDISABLE) に対 し てサポー ト さ
れます。 サポー ト さ れ る すべての派生プ リ ミ テ ィ ブについては、 「SelectIO プ リ ミ テ ィ ブ」 を参照 し て く だ さ い。
表 1-38 : HSTL ク ラ ス II で使用可能な属性
IBUF/IBUFDS
属性
HP I/O
HR I/O
許容値
デ フ ォル ト
OBUF/OBUFT
HP I/O
IOSTANDARD
N/A
HSTL_II
HSTL_II_18
N/A
SLEW
N/A
N/A
N/A
ODT
N/A
IOSTANDARD
N/A
SLEW
N/A
ODT
N/A
RTT_40
RTT_48
RTT_60
RTT_NONE
HR I/O
許容値
デ フ ォル ト
HSTL_II
HSTL_II_18
FAST
SLOW
SLOW
HP I/O
N/A
RTT_NONE
N/A
DIFF_HSTL_II
DIFF_HSTL_II_18
N/A
N/A
N/A
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N/A
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N/A
HSTL_II
HSTL_II_18
RTT_40
RTT_48
RTT_60
RTT_NONE
DIFF_HSTL_II
DIFF_HSTL_II_18
RTT_NONE
デ フ ォル ト
SLOW
N/A
SLOW
許容値
FAST SLOW
N/A
FAST
SLOW
HR I/O
N/A
N/A
RTT_40
RTT_48
RTT_60
RTT_NONE
RTT_NONE
IOBUF/IOBUFDS
DIFF_HSTL_II
DIFF_HSTL_II_18
N/A
FAST
SLOW
SLOW
N/A
RTT_40
RTT_48
RTT_60
RTT_NONE
RTT_NONE
84
第 1 章 : SelectIO リ ソ ース
SSTL (ス タ ブ直列終端ロ ジ ッ ク)
SSTL (ス タ ブ直列終端 ロ ジ ッ ク ) の 1.8V (SSTL18)、 1.5V (SSTL15)、 1.35V (SSTL135) は、 汎用 メ モ リ バ ス に使用 さ れ
る I/O 規格です。
こ のセ ク シ ョ ンでは終端テ ク ニ ッ ク の例を紹介 し てい ますが、特定の メ モ リ イ ン タ ーフ ェ イ ス に対す る 最適の終端方
式は、 使用す る メ モ リ デバ イ ス、 ボー ド レ イ ア ウ ト 、 伝送 ラ イ ン イ ン ピーダ ン ス を含む実際の PCB ト ポ ロ ジにおけ
る シ グナル イ ン テ グ リ テ ィ 解析に基づいて判断 し ます。 ザ イ リ ン ク ス では、 すべての I/O 規格に対 し て、 IBIS モデル
フ ァ イ ルお よ び暗号化 さ れた HSPICE モデル フ ァ イ ルの両方を提供 し てい ます。 こ れ ら の SSTL 規格は、 シ ン グルエ
ン ド お よ び差動信号の両方についてサポー ト さ れてい ます。 差動バージ ョ ンでは、 完全な差動増幅入力バ ッ フ ァ ー と
相補プ ッ シ ュ プル出力バ ッ フ ァ ーを使用 し ます。 HP I/O バン ク に イ ンプ リ メ ン ト す る メ モ リ イ ン タ ーフ ェ イ ス には、
こ れ ら の規格の DCI バージ ョ ン を使用す る こ と を推奨 し ます。キ ャ リ ブ レーシ ョ ン な し の分割終端 (ODT 属性を使用
) の利用は、 DCI バージ ョ ンの規格を用いずに イ ンプ リ メ ン ト さ れた イ ン タ ーフ ェ イ ス に推奨 し ます。
SSTL18 は JEDEC 規格の JESD8-15 [参照 7] に よ っ て規定 さ れ、 DDR2 SDRAM イ ン タ ーフ ェ イ ス で使用 さ れます。 一
部の ト ポ ロ ジ (短距離のポ イ ン ト ツー ポ イ ン ト イ ン タ ーフ ェ イ ス な ど) では、 ク ラ ス I ド ラ イ バーに よ っ てオーバー
シ ュ ー ト の低減やシ グナル イ ン テ グ リ テ ィ の さ ら な る 向上が可能です。
SSTL18 ク ラ ス I は HP お よ び HR I/O バン ク の両方で使用可能です。 HP お よ び HR の両 I/O バン ク には、 こ れ ら の規
格の non-DCI バージ ョ ンに対応す る 調整な し の内部並列分割終端抵抗を指定する ための ODT 属性があ り ます。ま た、
DCI お よ び non-DCI の両バージ ョ ン で、 40Ω、 48Ω、 ま たは 60Ω の調整済み ド ラ イ バー イ ン ピーダ ン ス を選択で き
る 、 ソ ース終端機能 (OUTPUT_IMPEDANCE) が HP I/O バン ク で利用可能です。 ド ラ イ バー出力 イ ン ピーダ ン ス はデ
フ ォ ル ト で 40Ω に設定 さ れ ます。 新 し いデザ イ ンに最適の駆動お よ び終端方式は、 詳細なシ グナル イ ン テ グ リ テ ィ
解析に よ っ て判断 し ます。 SSTL18 ク ラ ス II 規格は HR I/O バン ク でのみ使用可能です。 HR I/O バン ク では、 ODT 属
性のオプシ ョ ン を使用 し て、 規格に対応 し た調整な し の内部並列分割終端抵抗が利用で き ます。
SSTL15 は、 JEDEC 規格の JESD79-3E [参照 7] で大ま かに定義 さ れてい る (名称は未定義)、 DDR3 SDRAM イ ン タ ー
フ ェ イ ス向けの規格です。 こ の規格では、 HP と HR の 両 I/O バン ク で フル駆動能力の ド ラ イ バー (SSTL15) を使用で
き ます。 さ ら に HR I/O バン ク 向けには、 それ よ り 駆動能力の小 さ い ド ラ イ バー も あ り 、 規格名に R を付けて区別 し
ます (SSTL15_R)。 一部の ト ポ ロ ジ (短距離のポ イ ン ト ツー ポ イ ン ト イ ン タ ーフ ェ イ ス な ど) では、 低駆動能力の ド
ラ イ バーに よ っ てオーバーシ ュ ー ト の低減やシ グナル イ ン テ グ リ テ ィ の さ ら な る 向上が可能です。 HP I/O バン ク で
は内部並列分割終端抵抗を調整す る DCI のオプシ ョ ンがあ り ます。 HP お よ び HR I/O バン ク では、 調整な し の内部並
列分割終端抵抗 (ODT 属性を使用) 向けオプシ ョ ンがあ り ます。 ま た、 DCI お よ び non-DCI の両バージ ョ ンで、 40Ω、
48Ω、 ま たは 60Ω の調整済み ド ラ イ バー イ ン ピーダ ン ス を選択で き る 、 ソ ース終端機能 (OUTPUT_IMPEDANCE) が
HP I/O バン ク で利用可能です。 ド ラ イ バー出力 イ ン ピーダ ン ス はデフ ォ ル ト で 40Ω に設定 さ れ ます。 新 し いデザ イ
ンに最適の駆動お よ び終端方式は、 詳細なシ グナル イ ン テ グ リ テ ィ 解析に よ っ て判断 し ます。
SSTL135 は、JEDEC 規格の JESD79-3-1 [参照 7] で大ま かに定義 さ れてい る (名称は未定義)、DDR3L SDRAM イ ン タ ー
フ ェ イ ス向けの規格です。 こ の規格では、 HP と HR の 両 I/O バン ク で フル駆動能力の ド ラ イ バー (SSTL135) を使用
で き ます。 さ ら に HR I/O バン ク 向けには、 それ よ り 駆動能力の小 さ い ド ラ イ バー も あ り 、 規格名に R を付けて区別
し ます (SSTL135_R)。 一部の ト ポ ロ ジ (短距離のポ イ ン ト ツー ポ イ ン ト イ ン タ ーフ ェ イ ス な ど) では、 低駆動能力の
ド ラ イ バーに よ っ てオーバーシ ュ ー ト の低減やシ グナル イ ン テ グ リ テ ィ の さ ら な る 向上が可能です。
HP I/O バン ク では内部並列分割終端抵抗を調整す る DCI のオプシ ョ ン があ り ま す。 HP お よ び HR I/O バン ク では、
調整な し の内部並列分割終端抵抗 (ODT 属性 を使用) 向けオプ シ ョ ン が あ り ま す。 ま た、 DCI お よ び non-DCI の両
バー ジ ョ ン で、 40Ω、 48Ω、 ま た は 60Ω の調整済み ド ラ イ バー イ ン ピ ー ダ ン ス を 選択で き る 、 ソ ー ス 終端機能
(OUTPUT_IMPEDANCE) が HP I/O バン ク で利用可能です。 ド ラ イ バー出力 イ ン ピーダ ン ス はデフ ォ ル ト で 40Ω に
設定 さ れ ま す。 新 し いデザ イ ン に最適の駆動お よ び終端方式は、 詳細な シ グナル イ ン テ グ リ テ ィ 解析に よ っ て判断
し ます。
SSTL12 は Micron 社の次世代 RLDRAM3 メ モ リ を サポー ト し ます。 HP I/O バン ク の内部分割終端抵抗の調整に よ っ
てシ グナル イ ン テ グ リ テ ィ を向上す る DCI オプシ ョ ン を選択で き ます。 HR お よ び HP I/O バン ク では、 調整な し の
内部並列分割終端抵抗向け ODT 属性のオプシ ョ ンがあ り ます。 ま た、 DCI お よ び non-DCI の両バージ ョ ンで、 40Ω、
48Ω、 ま たは 60Ω の調整済み ド ラ イ バー イ ン ピーダ ン ス を選択で き る 、 ソ ース終端機能 (OUTPUT_IMPEDANCE) が
HP I/O バン ク で利用可能です。 ド ラ イ バー出力 イ ン ピーダ ン ス はデフ ォ ル ト で 40Ω に設定 さ れ ます。 新 し いデザ イ
ンに最適の駆動お よ び終端方式は、 詳細なシ グナル イ ン テ グ リ テ ィ 解析に よ っ て判断 し ます。
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第 1 章 : SelectIO リ ソ ース
SSTL18_I、 DIFF_SSTL18_I
表 1-39 : 利用可能な I/O バン クの タ イ プ
HR
HP
可
可
短距離のポ イ ン ト ツ ー ポ イ ン ト のボー ド ト ポ ロ ジ には ク ラ ス I ド ラ イ バーが適 し て い る 場合が あ り ま す。 VTT =
(VCCO/2) への並列終端抵抗 (通常 50Ω) は、 通常すべての レ シーバー近 く のボー ド に配置 し ます。 オプシ ョ ンの調整
な し のオ ン ダ イ 入力分割終端機能 (ODT) に よ っ て、 VCCO/2 への 2R (R = Z0) の テ ブナ ン 等価抵抗が提供 さ れ ま す。
40Ω、 48Ω、 ま た は 60Ω の ド ラ イ バ ー イ ン ピ ー ダ ン ス を 選択 で き る 、 調整 な し の オ ン ダ イ ソ ー ス 終端機能
(OUTPUT_IMPEDANCE) が HP I/O バン ク で利用可能です。 ド ラ イ バー出力 イ ン ピーダ ン ス はデフ ォ ル ト で 40Ω に設
定 さ れます。 差動バージ ョ ン (DIFF_) では、 出力に相補シ ン グルエン ド ド ラ イ バー、 入力に差動レ シーバーを使用 し
ます。
SSTL18_I_DCI、 DIFF_SSTL18_I_DCI
表 1-40 : 利用可能な I/O バン クの タ イ プ
HR
HP
N/A
可
短距離のポ イ ン ト ツー ポ イ ン ト のボー ド ト ポ ロ ジには ク ラ ス I ド ラ イ バーが適 し てい る 場合があ り ま す。 DCI は、
常時接続 さ れた内部並列分割終端抵抗を調整 し ます。ODT 属性値は、中間レベル VCCO/2 への 2R (R = Z0) のテブナン
等価抵抗を示 し ま す。 40Ω、 48Ω、 ま たは 60Ω の調整済み ド ラ イ バー イ ン ピーダ ン ス を選択で き る 、 ソ ース終端機
能 (OUTPUT_IMPEDANCE) が HP I/O バン ク で利用可能です。ド ラ イ バー出力 イ ン ピーダ ン ス はデフ ォ ル ト で 40Ω に
設定 さ れます。 差動バージ ョ ン (DIFF_) では、 出力に相補シ ン グルエン ド ド ラ イ バー、 入力に差動レ シーバーを使用
し ます。
SSTL18_II、 SSTL15_R、 SSTL135_R、 DIFF_SSTL18_II、 DIFF_SSTL15_R、
DIFF_SSTL135_R
表 1-41 : 利用可能な I/O バン クの タ イ プ
HR
HP
可
不可
VTT = (VCCO/2) への並列終端抵抗 (通常 50Ω) は、 通常すべての レ シーバー近 く のボー ド に配置 し ます。 ボー ド ト ポ
ロ ジに よ っ ては、 ソ ース終端直列抵抗が、 出力 ド ラ イ バーの イ ン ピーダ ン ス と 伝送 ラ イ ンお よ び終端 イ ン ピーダ ン ス
の整合に役立つ場合があ り ます。 イ ン ピーダ ン ス整合に よ っ て反射が抑制 さ れ、 シ グナル イ ン テ グ リ テ ィ が向上 し ま
す。 オプシ ョ ンの調整な し のオン ダ イ 入力分割終端機能 (ODT) に よ っ て、 VCCO/2 への 2R (R = Z0) のテブナン等価抵
抗が提供 さ れます。 差動バージ ョ ン (DIFF_) では、 出力に相補シ ン グルエン ド ド ラ イ バー、 入力に差動レ シーバーを
使用 し ます。
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SSTL15、 SSTL135、 SSTL12、 DIFF_SSTL15、 DIFF_SSTL135、 DIFF_SSTL12
表 1-42 : 利用可能な I/O バン クの タ イ プ
HR
HP
可
可
VTT = (VCCO/2) への並列終端抵抗 (通常 50Ω) は、 通常すべての レ シーバー近 く のボー ド に配置 し ます。 ボー ド ト ポ
ロ ジに よ っ ては、 ソ ース終端直列抵抗が、 出力 ド ラ イ バーの イ ン ピーダ ン ス と 伝送 ラ イ ンお よ び終端 イ ン ピーダ ン ス
の整合に役立つ場合があ り ます。 イ ン ピーダ ン ス整合に よ っ て反射が抑制 さ れ、 シ グナル イ ン テ グ リ テ ィ が向上 し ま
す。 オプシ ョ ンの調整な し のオン ダ イ 入力分割終端機能 (ODT) に よ っ て、 VCCO/2 への 2R (R = Z0) のテブナン等価抵
抗が提供 さ れます。 40Ω、 48Ω、 ま たは 60Ω の ド ラ イ バー イ ン ピーダ ン ス を選択で き る 、 調整な し のオン ダ イ ソ ー
ス終端機能 (OUTPUT_IMPEDANCE) が HP I/O バン ク で利用可能です。 ド ラ イ バー出力 イ ン ピーダ ン ス はデフ ォ ル ト
で 40Ω に設定 さ れ ます。 差動バージ ョ ン (DIFF_) では、 出力に相補シ ン グルエン ド ド ラ イ バー、 入力に差動レ シー
バーを使用 し ます。
SSTL15_DCI、 SSTL135_DCI、 SSTL12_DCI、 DIFF_SSTL15_DCI、 DIFF_SSTL135_DCI、
DIFF_SSTL12_DCI
表 1-43 : 利用可能な I/O バン クの タ イ プ
HR
HP
N/A
可
DCI 規格では、 レ シーバーで常時接続 さ れた内部並列分割終端抵抗を調整 し ます。ODT 属性で設定 さ れ る 両抵抗の値
に よ っ て、 中間レベル VCCO/2 への 2R (R = Z0) のテブナン等価抵抗が作成 さ れます。 40Ω、 48Ω、 ま たは 60Ω の調整
済み ド ラ イ バー イ ン ピーダ ン ス を選択で き る 、 ソ ース終端機能 (OUTPUT_IMPEDANCE) が HP I/O バン ク で利用可能
です。 ド ラ イ バー出力 イ ン ピーダ ン ス はデフ ォ ル ト で 40Ω に設定 さ れます。 差動バージ ョ ン (DIFF_) では、 出力に相
補シ ン グルエン ド ド ラ イ バー、 入力に差動レ シーバーを使用 し ます。
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第 1 章 : SelectIO リ ソ ース
SSTL18、 SSTL15、 SSTL135、 SSTL12
図 1-64 に、 SSTL18、 SSTL15、 SSTL135、 SSTL12 で単方向終端テ ク ニ ッ ク を使用 し た回路の例を示 し ます。 個々の
回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.8V、 1.5V、 1.35V、 1.2V) でなければな ら ず、 異な
る 電圧間の互換性はあ り ません。
X-Ref Target - Figure 1-64
977 9IRU667/B,,,
9IRU667/B5
9IRU667/B5
9IRU667/
([WHUQDO7HUPLQDWLRQ
667/B,,,
667/B5
667/B5
667/
,2%
977 9IRU667/B,,
,2%
667/B,,,
667/B5
667/B5
667/
˖
˖
=
95()
9IRU667/B,,,
9IRU667/B5
9IRU667/B5
9IRU667/
'ULYHULPSHGDQFHFRQWURO
LVQRWVXSSRUWHGLQ
+5,2EDQNV
'&,
,2%
,2%
9&&2 9IRU667/B,B'&,
9IRU667/B'&,
9IRU667/B'&,
9IRU667/B'&,
667/B,B'&
667/B'&,
667/B'&,
667/B'&,
5 = ˖
667/B,B'&,
667/B'&,
667/B'&,
667/B'&,
=
5 = ˖
95() 9IRU667/B,B'&,
9IRU667/B'&,
9IRU667/B'&,
9IRU667/B'&,
8*BFBB
図 1-64 : SSTL18、 SSTL15、 SSTL135、 SSTL12 単方向終端
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第 1 章 : SelectIO リ ソ ース
図 1-65 に、 SSTL18、 SSTL15、 SSTL135、 SSTL12 で双方向終端テ ク ニ ッ ク を使用 し た回路の例を示 し ます。 個々の
回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.8V、 1.5V、 1.35V、 1.2V) でなければな ら ず、 異な
る 電圧間の互換性はあ り ません。
X-Ref Target - Figure 1-65
([WHUQDO7HUPLQDWLRQ
667/B,,,
667/B5
667/B5
667/
977 9IRU667/B,,,
9IRU667/B5
9IRU667/B5
9IRU667/
977 9IRU667/B,,,
9IRU667/B5
9IRU667/B5
9IRU667/
,2%
,2%
ɏ
667/B,,,
667/B5
667/B5
667/
ɏ
95()
±
9IRU667/B,,,
9IRU667/B5
9IRU667/B5
9IRU667/
=
'ULYHULPSHGDQFHFRQWUROLVQRW
VXSSRUWHGLQ+5,2EDQNV
95()
9IRU667/B,,,
9IRU667/B5
9IRU667/B5
9IRU667/
'ULYHULPSHGDQFHFRQWUROLVQRW
VXSSRUWHGLQ+5,2EDQNV
8*BFBB
図 1-65 : SSTL18、 SSTL15、 SSTL135、 SSTL12 双方向終端
図 1-66 に、 SSTL18、 SSTL15、 SSTL135、 SSTL12 で DCI 双方向終端テ ク ニ ッ ク を使用 し た回路の例を示 し ます。 個々
の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.8V、 1.5V、 1.35V、 1.2V) でなければな ら ず、 異
な る 電圧間の互換性はあ り ません。 DCI 規格は HP I/O バン ク でのみサポー ト さ れてい ます。
X-Ref Target - Figure 1-66
'ULYHULVQRWVWDWHG
667/B,B'&,
667/B'&,
667/B'&,
667/B'&,
'ULYHULVVWDWHG
,2%
,2%
9&&2 9IRU667/B'&,
9IRU667/B'&,
9IRU667/B'&,
9IRU667/B'&,
5 = ˖
=
ದ
5 = ˖
95()
9IRU667/B'&,
9IRU667/B'&,
5 = ˖
9IRU667/B'&,
9IRU667/B,B'&,
95()
9IRU667/B'&,
9IRU667/B'&,
9IRU667/B'&,
9IRU667/B,B'&,
8*BFBB
図 1-66 : SSTL18_DCI、 SSTL15_DCI、 SSTL135_DCI、 または SSTL12_DCI の双方向終端
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差動 SSTL18、 SSTL15、 SSTL135、 SSTL12
図 1-67 に、 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 で単方向終端テ ク ニ ッ ク を使用 し た回路の例を示 し ます。 個々
の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.8V、 1.5V、 1.35V、 1.2V) でなければな ら ず、 異
な る 電圧間の互換性はあ り ません。
X-Ref Target - Figure 1-67
977 9IRU',))B667/B,,,
9IRU',))B667/B5
9IRU',))B667/B5
9IRU',))B667/
([WHUQDO7HUPLQDWLRQ
',))B667/B,,,
',))B667/B5
',))B667/B5
',))B667/
,2%
977 9IRU',))B667/B,,
˖
˖
=
977 9IRU',))B667/B,,,
9IRU',))B667/B5
9IRU',))B667/B5
9IRU',))B667/
'ULYHULPSHGDQFHFRQWUROLVQRW
VXSSRUWHGLQ+5,2EDQNV
',))B667/B,,,
',))B667/B5
',))B667/B5
',))B667/
,2%
977 9IRU',))B667/B,,
˖
',))B667/B,,,
',))B667/B5
',))B667/B5
',))B667/
˖
=
'ULYHULPSHGDQFHFRQWUROLVQRW
VXSSRUWHGLQ+5,2EDQNV
8*BFBB
図 1-67 : 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 単方向終端
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第 1 章 : SelectIO リ ソ ース
図 1-68 に、 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 で DCI 単方向終端テ ク ニ ッ ク を使用 し た回路の例を示 し ます。
個々の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.8V、 1.5V、 1.35V、 1.2V) でなければな ら ず、
異な る 電圧間の互換性はあ り ません。
X-Ref Target - Figure 1-68
'&,
,2%
9&&2 9IRU',))B667/B,B'&,
9IRU',))B667/B'&,
9IRU',))B667/B'&,
9IRU',))B667/B'&,
,2%
',))B667/B,B'&,
',))B667/B'&,
',))B667/B'&,
',))B667/B'&,
5 = ˖
=
5 = ˖
',))B667/B,B'&,
',))B667/B'&,
',))B667/B'&,
',))B667/B'&,
9&&2 9IRU',))B667/B,B'&,
9IRU',))B667/B'&,
9IRU',))B667/B'&,
9IRU',))B667/B'&,
',))B667/B,B'&,
',))B667/B'&,
',))B667/B'&,
',))B667/B'&,
5 = ˖
=
5 = ˖
8*BFBB
図 1-68 : 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 DCI 単方向終端
UltraScale アーキテ ク チ ャ SelectIO リ ソ ース
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91
第 1 章 : SelectIO リ ソ ース
図 1-69 に、 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 で双方向終端テ ク ニ ッ ク を使用 し た回路の例を示 し ます。 個々
の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.8V、 1.5V、 1.35V、 1.2V) でなければな ら ず、 異
な る 電圧間の互換性はあ り ません。
X-Ref Target - Figure 1-69
([WHUQDO7HUPLQDWLRQ
',))B667/B,,,
',))B667/B5
',))B667/B5
',))B667/
,2%
977 9IRU',))B667/B,,,
9IRU',))B667/B5
9IRU',))B667/B5
9IRU',))B667/
977 9IRU',))B667/B,,,
9IRU',))B667/B5
9IRU',))B667/B5
9IRU',))B667/
˖
˖
,2%
',))B667/B,,,
',))B667/B5
',))B667/B5
',))B667/
=
'ULYHULPSHGDQFH
FRQWUROLVQRWVXSSRUWHG
LQ+5,2EDQNV
',))B667/B,,,
',))B667/B5
',))B667/B5
',))B667/
977 9IRU',))B667/B,,,
9IRU',))B667/B5
9IRU',))B667/B5
9IRU',))B667/
977 9IRU',))B667/B,,,
9IRU',))B667/B5
9IRU',))B667/B5
9IRU',))B667/
˖
˖
',))B667/B,,,
',))B667/B5
',))B667/B5
',))B667/
=
'ULYHULPSHGDQFH
FRQWUROLVQRWVXSSRUWHG
LQ+5,2EDQNV
',))B667/B,,,
',))B667/B5
',))B667/B5
',))B667/
',))B667/B,,,
',))B667/B5
',))B667/B5
',))B667/
8*BFBB
図 1-69 : 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 双方向終端
UltraScale アーキテ ク チ ャ SelectIO リ ソ ース
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92
第 1 章 : SelectIO リ ソ ース
図 1-70 に、 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 で DCI 双方向終端テ ク ニ ッ ク を使用 し た回路の例を示 し ます。
個々の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.8V、 1.5V、 1.35V、 1.2V) でなければな ら ず、
異な る 電圧間の互換性はあ り ません。 HP I/O バン ク のみが DCI 規格に対応 し てい ます。
X-Ref Target - Figure 1-70
'ULYHULVQRWVWDWHG
',))B667/B,B'&,
',))B667/B'&,
',))B667/B'&,
',))B667/B'&,
'ULYHULVVWDWHG
,2%
,2%
9&&2 9IRU',))B667/B'&,
9IRU',))B667/B'&,
9IRU',))B667/B'&,
9IRU',))B667/B,B'&,
5 = ˖
',))B667/B,B'&,
',))B667/B'&,
',))B667/B'&,
',))B667/B'&,
=
5 = ˖
5 = ˖
',))B667/B,B'&,
',))B667/B'&,
',))B667/B'&,
',))B667/B'&,
9&&2 9IRU',))B667/B'&,
9IRU',))B667/B'&,
9IRU',))B667/B'&,
9IRU',))B667/B,B'&,
5 = ˖
',))B667/B,B'&,
',))B667/B'&,
',))B667/B'&,
',))B667/B'&,
=
5 = ˖
',))B667/B,B'&,
',))B667/B'&,
',))B667/B'&,
',))B667/B'&,
5 = ˖
',))B667/B,B'&,
',))B667/B'&,
',))B667/B'&,
',))B667/B'&,
8*BFBB
図 1-70 : 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 DCI 双方向終端
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93
第 1 章 : SelectIO リ ソ ース
表 1-44 に、 SSTL I/O 規格で サ ポ ー ト さ れ る 属性 を 示 し ま す。 表 1-44 に示すプ リ ミ テ ィ ブ か ら 派生す る プ リ ミ テ ィ ブ ( た と え ば、 *_DIFF_OUT、 *_DCIEN、
*_IBUFDISABLE、 ま たは *_INTERMDISABLE) に対 し てサポー ト さ れます。 サポー ト さ れ る すべての派生プ リ ミ テ ィ ブについては、 「SelectIO プ リ ミ テ ィ ブ」 を
参照 し て く だ さ い。
表 1-44 : SSTL で使用可能な属性
IBUF/IBUFE3/IBUFDS/IBUFDSE3
属性
HP I/O
許容値
IOSTANDARD
SLEW
ODT
OUTPUT_
IMPEDANCE
デ フ ォル ト
HR I/O
許容値
デ フ ォル ト
SSTL12
SSTL135
SSTL15
SSTL18_I
SSTL12
SSTL135
SSTL135_R
SSTL15
SSTL15_R
SSTL18_I
N/A
N/A
RTT_40
RTT_40
RTT_48
RTT_48
RTT_NONE
RTT_NONE
RTT_60
RTT_60
RTT_NONE
RTT_NONE
N/A
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OBUF/OBUFT
N/A
IOBUF/IOBUFE3/IOBUFDS/IOBUFDSE3
HP I/O
許容値
HR I/O
デ フ ォル ト
SSTL12
SSTL135
SSTL15
SSTL18_I
FAST、
MEDIUM、
SLOW
SLOW
許容値
デ フ ォル ト
SSTL12
SSTL135
SSTL135_R
SSTL15
SSTL15_R
SSTL18_I
FAST
SLOW
SLOW
N/A
N/A
RDRV_40_40
RDRV_48_48 RDRV_40_40
RDRV_60_60
N/A
japan.xilinx.com
HP I/O
許容値
HR I/O
デ フ ォル ト
RTT_40
RTT_48
RTT_60
RTT_NONE(1)
デ フ ォル ト
SSTL12
SSTL135
SSTL135_R
SSTL15
SSTL15_R
SSTL18_I
SSTL12
SSTL135
SSTL15
SSTL18_I
FAST、
MEDIUM、
SLOW
許容値
SLOW
FAST SLOW
SLOW
RTT_40
RTT_48
RTT_NONE
RTT_NONE
RTT_60
RTT_NONE
RDRV_40_40
RDRV_48_48 RDRV_40_40
RDRV_60_60(1)
N/A
94
第 1 章 : SelectIO リ ソ ース
表 1-44 : SSTL で使用可能な属性 (続き)
IBUF/IBUFE3/IBUFDS/IBUFDSE3
属性
HP I/O
許容値
IOSTANDARD
HR I/O
許容値
デ フ ォル ト
SSTL12_DCI
SSTL135_DCI
SSTL15_DCI
SSTL18_I_DCI
N/A
N/A
N/A
SLEW
ODT
デ フ ォル ト
RTT_40
RTT_48
RTT_60
OBUF/OBUFT
RTT_40
IOBUF/IOBUFE3/IOBUFDS/IOBUFDSE3
HP I/O
許容値
HR I/O
デ フ ォル ト
許容値
SSTL12_DCI
SSTL135_DCI
SSTL15_DCI
SSTL18_I_DCI
FAST、
MEDIUM、
SLOW
デ フ ォル ト
許容値
HR I/O
デ フ ォル ト
許容値
SSTL12_DCI
SSTL135_DCI
SSTL15_DCI
SSTL18_I_DCI
N/A
SLOW
HP I/O
デ フ ォル ト
N/A
N/A
FAST、
MEDIUM、
SLOW
SLOW
N/A
RTT_40
RTT_48
RTT_60(1)(2)
RTT_40
N/A
N/A
N/A
N/A
OUTPUT_
IMPEDANCE
N/A
N/A
RDRV_40_40
RDRV_48_48 RDRV_40_40
RDRV_60_60
N/A
RDRV_40_40
RDRV_48_48 RDRV_40_40
RDRV_60_60(1)
N/A
IOSTANDARD
DIFF_SSTL12
DIFF_SSTL135
DIFF_SSTL15
DIFF_SSTL18_I
DIFF_SSTL12
DIFF_SSTL135
DIFF_SSTL15
DIFF_SSTL18_I
DIFF_SSTL12
DIFF_SSTL135
DIFF_SSTL15
DIFF_SSTL18_I
DIFF_SSTL12
DIFF_SSTL135
DIFF_SSTL15
DIFF_SSTL18_I
DIFF_SSTL12
DIFF_SSTL135
DIFF_SSTL15
DIFF_SSTL18_I
DIFF_SSTL12
DIFF_SSTL135
DIFF_SSTL15
DIFF_SSTL18_I
N/A
N/A
SLEW
DQS_BIAS
ODT
OUTPUT_
IMPEDANCE
TRUE
FALSE
FALSE
TRUE
FALSE
FAST
MEDIUM
SLOW
FALSE
RTT_40
RTT_40
RTT_48
RTT_48
RTT_NONE
RTT_NONE
RTT_60
RTT_60
RTT_NONE
RTT_NONE
N/A
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N/A
FAST
MEDIUM
SLOW
SLOW
FAST
SLOW
SLOW
N/A
TRUE
FALSE
FALSE
TRUE
FALSE
FALSE
N/A
N/A
RTT_40
RTT_48
RTT_60
RTT_NONE(1)
RDRV_40_40
RDRV_48_48 RDRV_40_40
RDRV_60_60
N/A
SLOW
N/A
japan.xilinx.com
FAST
SLOW
SLOW
RTT_40
RTT_48
RTT_NONE
RTT_NONE
RTT_60
RTT_NONE
RDRV_40_40
RDRV_48_48 RDRV_40_40
RDRV_60_60(1)
N/A
95
第 1 章 : SelectIO リ ソ ース
表 1-44 : SSTL で使用可能な属性 (続き)
IBUF/IBUFE3/IBUFDS/IBUFDSE3
属性
HP I/O
許容値
IOSTANDARD
DQS_BIAS
ODT
HR I/O
デ フ ォル ト
許容値
デ フ ォル ト
DIFF_SSTL12_DCI
DIFF_SSTL135_DCI
DIFF_SSTL15_DCI
DIFF_SSTL18_I_DCI
N/A
N/A
N/A
SLEW
OBUF/OBUFT
HP I/O
許容値
HR I/O
デ フ ォル ト
許容値
DIFF_SSTL12_DCI
DIFF_SSTL135_DCI
DIFF_SSTL15_DCI
DIFF_SSTL18_I_DCI
FAST
MEDIUM
SLOW
IOBUF/IOBUFE3/IOBUFDS/IOBUFDSE3
デ フ ォル ト
許容値
HR I/O
デ フ ォル ト
許容値
DIFF_SSTL12_DCI
DIFF_SSTL135_DCI
DIFF_SSTL15_DCI
DIFF_SSTL18_I_DCI
N/A
SLOW
HP I/O
デ フ ォル ト
N/A
N/A
FAST
MEDIUM
SLOW
SLOW
N/A
TRUE
FALSE
FALSE
N/A
N/A
N/A
TRUE
FALSE
FALSE
N/A
RTT_40
RTT_48
RTT_60(2)
RTT_40
N/A
N/A
N/A
RTT_40
RTT_48
RTT_60(1)(2)
RTT_40
N/A
OUTPUT_
IMPEDANCE
N/A
N/A
RDRV_40_40
RDRV_48_48 RDRV_40_40
RDRV_60_60
N/A
RDRV_40_40
RDRV_48_48 RDRV_40_40
RDRV_60_60(1)
N/A
IOSTANDARD
N/A
DIFF_SSTL135_R
DIFF_SSTL15_R
N/A
DIFF_SSTL135_R
DIFF_SSTL15_R
N/A
DIFF_SSTL135_R
DIFF_SSTL15_R
SLEW
N/A
N/A
N/A
N/A
RTT_40
RTT_48
RTT_NONE
RTT_60
RTT_NONE
ODT
N/A
FAST
SLOW
SLOW
N/A
N/A
N/A
FAST
SLOW
SLOW
RTT_40
RTT_48
RTT_NONE
RTT_60
RTT_NONE
注記 :
1. 表 1-37 に、 双方向 コ ン フ ィ ギ ュ レーシ ョ ンに使用で き る ド ラ イ バー出力 イ ン ピーダ ン ス (OUTPUT_IMPEDANCE) と ODT の組み合わせを示 し ます。
2. ODT = RTT_NONE は、 DCI I/O 規格の有効な設定ではあ り ません。
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第 1 章 : SelectIO リ ソ ース
表 1-45 に、 SSTL ク ラ ス II I/O 規格でサポー ト さ れ る 属性を示 し ます。 表 1-45 に示すプ リ ミ テ ィ ブか ら 派生す る プ リ
ミ テ ィ ブ (た と えば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 ま たは *_INTERMDISABLE) に対 し てサポー ト さ
れます。 サポー ト さ れ る すべての派生プ リ ミ テ ィ ブについては、 「SelectIO プ リ ミ テ ィ ブ」 を参照 し て く だ さ い。
表 1-45 : SSTL ク ラ ス II で使用可能な属性
IBUF/IBUFDS
属性
HP I/O
HR I/O
許容値
IOSTANDARD
N/A
SLEW
N/A
N/A
N/A
RTT_40
RTT_48
RTT_60
RTT_NONE
ODT
OBUF/OBUFT
デ フ ォル ト
SSTL18_II DIFF_SSTL18_II
HP I/O
N/A
N/A
RTT_NONE
IOBUF/IOBUFDS
HR I/O
許容値
デ フ ォル ト
SSTL18_II
DIFF_SSTL18_II
FAST
SLOW
N/A
SLOW
N/A
HP I/O
N/A
HR I/O
許容値
デ フ ォル ト
SSTL18_II
DIFF_SSTL18_II
N/A
FAST
SLOW
SLOW
N/A
RTT_40
RTT_48
RTT_60
RTT_NONE
RTT_NONE
HSUL_12 (高速非終端ロ ジ ッ ク )
HSUL_12 は LPDDR2 お よ び LPDDR3 メ モ リ バ ス向けの規格で、 JEDEC 規格の JESD8-22 [参照 7] で規定 さ れてい ま
す。 UltraScale デバ イ ス では、 シ ン グルエン ド 信号お よ び差動出力の両方で こ の規格をサポー ト し てい ます。 SSTL と
同様、 こ の規格には、 差動増幅入力バ ッ フ ァ ーお よ びプ ッ シ ュ プル出力バ ッ フ ァ ーが必要です。
HSUL_12、 DIFF_HSUL_12
表 1-46 : 利用可能な I/O バン クの タ イ プ
HR
HP
可
可
差動バージ ョ ン (DIFF_) では、 出力に相補シ ン グルエン ド ド ラ イ バー、 入力に差動レ シーバーを使用 し ます。 HP I/O
バン ク では、 オプシ ョ ンの調整な し のオン ダ イ 入力シ ン グル終端機能 (ODT) が、 VCCO への弱いプルア ッ プ を提供 し
ま す。 40Ω、 48Ω、 ま たは 60Ω の ド ラ イ バー イ ン ピ ーダ ン ス を選択で き る 、 調整な し のオ ン ダ イ ソ ー ス 終端機能
(OUTPUT_IMPEDANCE) が HP I/O バン ク で利用可能です。 ド ラ イ バー出力 イ ン ピーダ ン ス はデフ ォ ル ト で 48Ω に設
定 さ れます。
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第 1 章 : SelectIO リ ソ ース
HSUL_DCI_12、 DIFF_HSUL_12_DCI
表 1-47 : 利用可能な I/O バン クの タ イ プ
HR
HP
N/A
可
DCI は、 HP I/O バン ク で、 レ シーバーのオン ダ イ 入力シ ン グル終端を VCCO に調整 し 、 ド ラ イ バー イ ン ピーダ ン ス の
オ ン ダ イ ソ ー ス終端を OUTPUT_IMPEDANCE で 40Ω、 48Ω、 ま たは 60Ω に調整 し ま す。 イ ン ピーダ ン ス は、 VRP
ピ ン の基準抵抗か ら 調整 さ れ ます。 ド ラ イ バー出力 イ ン ピーダ ン ス はデフ ォ ル ト で 48Ω に設定 さ れ ます。 差動バー
ジ ョ ン (DIFF_) では、 出力に相補シ ン グルエン ド ド ラ イ バー、 入力に差動レ シーバーを使用 し ます。
HSUL_12
図 1-71 に、HSUL_12 で単方向ボー ド ト ポ ロ ジ を使用 し た回路の例を示 し ます。HP I/O バン ク のみが DCI バージ ョ ン
に対応 し てい ます。
X-Ref Target - Figure 1-71
([DPSOH%RDUG7RSRORJ\
,2%
,2%
+68/B
+68/B
=
95() 9
'ULYHULPSHGDQFH
FRQWUROLVQRWVXSSRUWHG
LQ+5,2EDQNV
'&,
,2%
,2%
9&&2
+68/BB'&,
+68/BB'&,
=
95() 9
5 ˖
8*BFBB
図 1-71 : 単方向信号の HSUL_12
UltraScale アーキテ ク チ ャ SelectIO リ ソ ース
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98
第 1 章 : SelectIO リ ソ ース
図 1-72 に、 HSUL_12 で双方向ボー ド ト ポ ロ ジ (終端な し ) を使用 し た回路の例を示 し ます。 HP I/O バン ク のみが DCI
バージ ョ ンに対応 し てい ます。
X-Ref Target - Figure 1-72
([DPSOH%RDUG7RSRORJ\
,2%
+68/B
,2%
+68/B
=
95() 9
'ULYHULPSHGDQFHFRQWUROLVQRW
VXSSRUWHGLQ+5,2EDQNV
95() 9
'ULYHULPSHGDQFHFRQWUROLVQRW
VXSSRUWHGLQ+5,2EDQNV
'&,
,2%
,2%
+68/BB'&,
+68/BB'&,
=
95() 9
5 ˖
95() 9
5 ˖
8*BFBB
図 1-72 : 双方向信号の HSUL_12
UltraScale アーキテ ク チ ャ SelectIO リ ソ ース
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第 1 章 : SelectIO リ ソ ース
差動 HSUL_12
図 1-73 に、 単方向信号の差動 HSUL_12 でボー ド ト ポ ロ ジ を使用 し た回路の例を示 し ます。
X-Ref Target - Figure 1-73
([WHUQDO7HUPLQDWLRQ
,2%
,2%
',))B+68/B
=
',))B+68/B
'ULYHULPSHGDQFHFRQWUROLVQRW
VXSSRUWHGLQ+5,2EDQNV
',))B+68/B
=
'ULYHULPSHGDQFHFRQWUROLVQRW
VXSSRUWHGLQ+5,2EDQNV
8*BFBB
図 1-73 : 単方向信号の差動 HSUL_12
図 1-74 に、 DCI 単方向信号の差動 HSUL_12 でボー ド ト ポ ロ ジ を使用 し た回路の例を示 し ます。
X-Ref Target - Figure 1-74
'&,
,2%
,2%
',))B+68/BB'&,
=
',))B+68/BB'&,
5 ˖
',))B+68/BB'&,
=
5 ˖
8*BFBB
図 1-74 : 単方向 DCI 信号の差動 HSUL_12
UltraScale アーキテ ク チ ャ SelectIO リ ソ ース
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100
第 1 章 : SelectIO リ ソ ース
図 1-75 に、 双方向信号の差動 HSUL_12 でボー ド ト ポ ロ ジ を使用 し た回路の例を示 し ます。
X-Ref Target - Figure 1-75
([WHUQDO7HUPLQDWLRQ
,2%
,2%
',))B+68/B
',))B+68/B
=
'ULYHULPSHGDQFH
FRQWUROLVQRWVXSSRUWHG
LQ+5,2EDQNV
'ULYHULPSHGDQFH
FRQWUROLVQRWVXSSRUWHG
LQ+5,2EDQNV
',))B+68/B
',))B+68/B
=
'ULYHULPSHGDQFH
FRQWUROLVQRWVXSSRUWHG
LQ+5,2EDQNV
'ULYHULPSHGDQFH
FRQWUROLVQRWVXSSRUWHG
LQ+5,2EDQNV
',))B+68/B
',))B+68/B
8*BFBB
図 1-75 : 双方向信号の差動 HSUL_12
図 1-76 に、 DCI 双方向信号の差動 HSUL_12 でボー ド ト ポ ロ ジ を使用 し た回路の例を示 し ます。
X-Ref Target - Figure 1-76
'&,
,2%
,2%
',))B+68/BB'&,
',))B+68/BB'&,
=
5 ˖
5 ˖
',))B+68/BB'&,
',))B+68/BB'&,
=
5 ˖
5 ˖
',))B+68/BB'&,
',))B+68/BB'&,
8*BFBB
図 1-76 : 双方向 DCI 信号の差動 HSUL_12
表 1-48 に、 HSUL I/O 規格でサポー ト さ れ る 属性を示 し ます。 表 1-48 に示すプ リ ミ テ ィ ブか ら 派生す る プ リ ミ テ ィ ブ
(た と えば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 ま たは *_INTERMDISABLE) に対 し てサポー ト さ れます。 サ
ポー ト さ れ る すべての派生プ リ ミ テ ィ ブについては、 「SelectIO プ リ ミ テ ィ ブ」 を参照 し て く だ さ い。
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101
第 1 章 : SelectIO リ ソ ース
表 1-48 : HSUL で使用可能な属性
IBUF/IBUFE3/IBUFDS/IBUFDSE3
HP I/O
属性
許容値
IOSTANDARD
SLEW
ODT
デ フ ォル ト
HR I/O
許容値
HSUL_12
DIFF_HSUL_12
N/A
N/A
RTT_120
RTT_240
RTT_NONE
RTT_NONE
N/A
IOSTANDARD
HSUL_12_DCI
DIFF_HSUL_12_DCI
N/A
N/A
N/A
RTT_120
RTT_240
RTT_NONE
RTT_NONE
UltraScale アーキテ ク チ ャ SelectIO リ ソ ース
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HP I/O
許容値
N/A
IOBUF/IOBUFE3/IOBUFDS/IOBUFDSE3
HR I/O
デ フ ォル ト
許容値
デフ ォ
ルト
HSUL_12 DIFF_HSUL_12
HSUL_12
DIFF_HSUL_12
FAST
MEDIUM
SLOW
FAST
SLOW
N/A
N/A
ODT
デフ ォ
ルト
HSUL_12
DIFF_HSUL_12
OUTPUT_
IMPEDANCE
SLEW
OBUF/OBUFT
SLOW
N/A
RDRV_40_40
RDRV_48_48
RDRV_60_60
RDRV_48_48
HSUL_12_DCI
DIFF_HSUL_12_DCI
FAST
MEDIUM
SLOW
SLOW
N/A
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HP I/O
許容値
HR I/O
デ フ ォル ト
HSUL_12
DIFF_HSUL_12
許容値
HSUL_12
DIFF_HSUL_12
FAST
MEDIUM
SLOW
SLOW
N/A
RTT_120
RTT_240
RTT_NONE
RTT_NONE
N/A
N/A
RDRV_40_40
RDRV_48_48
RDRV_60_60
RDRV_48_48
N/A
N/A
SLOW
HSUL_12_DCI
DIFF_HSUL_12_DCI
デフ ォ
ルト
FAST
SLOW
SLOW
N/A
N/A
FAST
MEDIUM
SLOW
SLOW
N/A
N/A
RTT_120
RTT_240
RTT_NONE
RTT_NONE
N/A
102
第 1 章 : SelectIO リ ソ ース
POD12 および POD10 (擬似オープ ン ド レ イ ン)
擬似オープ ン ド レ イ ン (POD) 規格の POD12 お よ び POD10 は、 DDR4、 DDR4L、 お よ び LLDRAM3 アプ リ ケーシ ョ
ン を対象 と し てい ます。 POD12 お よ び POD10 は HP I/O バン ク でのみ利用可能で、 VREF を使用 し ます。
POD10、 POD12、 DIFF_POD10、 および DIFF_POD12
表 1-49 : 利用可能な I/O バン クの タ イ プ
HR
HP
N/A
可
差動 (DIFF_) バージ ョ ン (DIFF_POD10 お よ び DIFF_POD12) では、 出力に相補シ ン グルエン ド ド ラ イ バー、 入力に差
動レ シーバーを使用 し ます。 オプシ ョ ンの調整な し のオン ダ イ 入力シ ン グル終端機能 (ODT) が、 VCCO へのプルア ッ
プ を提供 し ます。 40Ω、 48Ω、 ま たは 60Ω の ド ラ イ バー イ ン ピーダ ン ス を選択で き る 、 調整な し のオ ン ダ イ ソ ース
終端機能 (OUTPUT_IMPEDANCE) が HP I/O バン ク で利用可能です。 ド ラ イ バー出力 イ ン ピーダ ン ス はデフ ォ ル ト で
40Ω に設定 さ れ ま す。 POD12 規格には、 レ シーバーのオプシ ョ ン機能の EQUALIZATION お よ び OFFSET_CNTRL、
ド ラ イ バーの PRE_EMPHASIS があ り ます。
POD10_DCI、 POD12_DCI、 DIFF_POD10_DCI、 および DIFF_POD12_DCI
表 1-50 : 利用可能な I/O バン クの タ イ プ
HR
HP
N/A
可
DCI は、ODT 属性の設定 と 整合す る よ う に レ シーバーの VCCO のシ ン グル終端を調整 し ます。差動バージ ョ ン (DIFF_)
では、 出力に相補シ ン グルエン ド ド ラ イ バー、 入力に差動レ シーバーを使用 し ます。
DCI は、 レ シーバーのオ ン ダ イ シ ン グル終端 (ODT) を VCCO へのプルア ッ プに調整 し 、 ド ラ イ バーの ソ ース終端を
OUTPUT_IMPEDANCE で 40Ω、 48Ω、 ま たは 60Ω に調整 し ま す。 ド ラ イ バー出力 イ ン ピ ーダ ン ス はデ フ ォ ル ト で
40Ω に設定 さ れ ま す。 POD12 規格には、 レ シーバーのオプシ ョ ン機能の EQUALIZATION お よ び OFFSET_CNTRL、
ド ラ イ バーの PRE_EMPHASIS があ り ます。
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第 1 章 : SelectIO リ ソ ース
POD
図 1-77 に、 ド ラ イ バーお よ びレ シーバー終端値が整合 さ れた POD (1.0V ま たは 1.2V) の単方向ボー ド ト ポ ロ ジ を使
用 し た シ ンプルな回路の例を示 し ます。 HP I/O バン ク のみが こ れ ら の規格に対応 し てい ます。
X-Ref Target - Figure 1-77
([WHUQDO7HUPLQDWLRQ
,2%
977 9IRU32'
9IRU32'
32'
32'
,2%
32'
32'
˖
=
95() 9IRU32'
9IRU32'
'&,
,2%
,2%
9&&2 9IRU32'B'&,
9IRU32'B'&,
32'B'&,
32'B'&,
32'B'&,
32'B'&,
5 = ˖
=
95() 9IRU32'B'&,
9IRU32'B'&,
5 = ˖
8*BFBB
図 1-77 : 単方向信号の POD
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第 1 章 : SelectIO リ ソ ース
図 1-78 に、ド ラ イ バーお よ びレ シーバー終端値が整合 さ れた POD (1.0V ま たは 1.2V) に双方向終端を使用 し た シ ンプ
ルな回路の例を示 し ます。 個々の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧レベル (1.0V ま たは 1.2V)
でなければな ら ず、 異な る 電圧間の互換性はあ り ません。
X-Ref Target - Figure 1-78
977 9IRU32'
9IRU32'
([WHUQDO7HUPLQDWLRQ
977 9IRU32'
9IRU32'
,2%
,2%
32'
32'
˖
32'
32'
˖
=
ದ
95()
9IRU32'
9IRU32'
ದ
95()
9IRU32'
9IRU32'
'ULYHULVVWDWHG
'ULYHULVQRWVWDWHG
32'B'&,
32'B'&,
,2%
,2%
9&&2 9IRU32'B'&,
9IRU32'B'&,
5 = ˖
=
ದ
95()
9IRU32'B'&,
9IRU32'B'&,
5 = ˖
95()
9IRU32'
9IRU32'
8*BFBB
図 1-78 : 双方向信号の POD
差動 POD
図 1-79 に、ド ラ イ バーお よ びレ シーバー終端値が整合 さ れた差動 POD (1.0V ま たは 1.2V) に単方向終端を使用 し た シ
ン プルな回路の例を示 し ま す。 個々の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧 レ ベル (1.2V ま たは
1.0V) でなければな ら ず、 異な る 電圧間の互換性はあ り ません。
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第 1 章 : SelectIO リ ソ ース
X-Ref Target - Figure 1-79
([WHUQDO7HUPLQDWLRQ
,2%
977 9IRU',))B32'
9IRU',))B32'
',))B32'
',))B32'
,2%
5 = ˖
=
',))B32'
',))B32'
977 9IRU',))B32'
9IRU',))B32'
',))B32'
',))B32'
5 = ˖
=
'&,
,2%
,2%
9&&2 9IRU',))B32'B'&,
9IRU',))B32'B'&,
',))B32'B'&,
',))B32'B'&,
5 = ˖
=
5 = ˖
',))B32'B'&,
',))B32'B'&,
9&&2 9IRU',))B32'B'&,
9IRU',))B32'B'&,
',))B32'B'&,
',))B32'B'&,
5 = ˖
=
5 = ˖
8*BFBB
図 1-79 : 単方向信号の差動 POD
図 1-80 に、ド ラ イ バーお よ びレ シーバー終端値が整合 さ れた差動 POD (1.0V ま たは 1.2V) に双方向終端を使用 し た シ
ン プルな回路の例を示 し ま す。 個々の回路では、 すべての ド ラ イ バー と レ シーバーが同 じ 電圧 レ ベル (1.0V ま たは
1.2V) でなければな ら ず、 異な る 電圧間の互換性はあ り ません。
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第 1 章 : SelectIO リ ソ ース
X-Ref Target - Figure 1-80
([WHUQDO7HUPLQDWLRQ
,2%
977 9IRU',))B32'
9IRU',))B32'
',))B32'
',))B32'
977 9IRU',))B32'
9IRU',))B32'
˖
,2%
',))B32'
',))B32'
˖
=
977 9IRU',))B32'
9IRU',))B32'
977 9IRU',))B32'
9IRU',))B32'
',))B32'
',))B32'
',))B32'
',))B32'
˖
˖
=
',))B32'
',))B32'
',))B32'
',))B32'
'ULYHULVQRWVWDWHG
'ULYHULVVWDWHG
9FFR 9IRU',))B32'
9IRU',))B32'
,2%
',))B32'B'&,
',))B32'B'&,
5 = ˖
,2%
',))B32'B'&,
',))B32'B'&,
=
5 = ˖
9&&2 9IRU',))B32'
9IRU',))B32'
',))B32'B'&,
',))B32'B'&,
5 = ˖
',))B32'B'&,
',))B32'B'&,
=
5 = ˖
',))B32'B'&,
',))B32'B'&,
',))B32'B'&,
',))B32'B'&,
8*BFBB
図 1-80 : 双方向信号の差動 POD
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第 1 章 : SelectIO リ ソ ース
表 1-51 に、 POD I/O 規格でサポー ト さ れ る 属性を示 し ます。 表 1-51 に示すプ リ ミ テ ィ ブか ら 派生す る プ リ ミ テ ィ ブ
(た と えば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 ま たは *_INTERMDISABLE) に対 し てサポー ト さ れます。 サ
ポー ト さ れ る すべての派生プ リ ミ テ ィ ブについては、 「SelectIO プ リ ミ テ ィ ブ」 を参照 し て く だ さ い。
表 1-51 : POD で使用可能な属性
IBUF/IBUFE3/IBUFDS/
IBUFDSE3
OBUF/OBUFT
IOBUF/IOBUFE3/IOBUFDS/
IOBUFDSE3
HP I/O
HP I/O
HP I/O
属性
許容値
IOSTANDARD
POD10
DIFF_POD10
SLEW
DQS_BIAS(5)
ODT
デ フ ォル ト
FAST
MEDIUM
SLOW
N/A
デ フ ォル ト
POD10
DIFF_POD10
FAST
MEDIUM
SLOW
SLOW
FALSE
N/A
TRUE
FALSE
FALSE
RTT_40、 RTT_48
RTT_60、
RTT_NONE
RTT_NONE
N/A
RTT_40、 RTT_48
RTT_60、 RTT_NONE(1)
RTT_NONE
RDRV_40_40
RDRV_48_48
RDRV_60_60(1)
RDRV_40_40
RDRV_40_40
RDRV_48_48
RDRV_60_60
IOSTANDARD
POD10_DCI
DIFF_POD10_DCI
SLEW
RDRV_40_40
POD10_DCI
DIFF_POD10_DCI
FAST
MEDIUM
SLOW
N/A
SLOW
POD10_DCI
DIFF_POD10_DCI
FAST
MEDIUM
SLOW
SLOW
TRUE
FALSE
FALSE
N/A
TRUE
FALSE
FALSE
RTT_40
RTT_48
RTT_60(2)
RTT_40
N/A
RTT_40
RTT_48
RTT_60(1)(2)
RTT_40
RDRV_40_40
RDRV_48_48
RDRV_60_60(1)
RDRV_40_40
RDRV_40_40
RDRV_48_48
RDRV_60_60
OUTPUT_
IMPEDANCE
N/A
IOSTANDARD
POD12
DIFF_POD12
SLEW
N/A
PRE_EMPHASIS
N/A
EQUALIZATION
SLOW
許容値
TRUE
FALSE
N/A
ODT
デ フ ォル ト
POD10
DIFF_POD10
OUTPUT_
IMPEDANCE
DQS_BIAS(5)
許容値
EQ_LEVEL0、
EQ_LEVEL1、
EQ_LEVEL2、
EQ_LEVEL3、
EQ_LEVEL4、
EQ_NONE
RDRV_40_40
POD12
DIFF_POD12
FAST
MEDIUM
SLOW(4)
SLOW
POD12
DIFF_POD12
FAST
MEDIUM
SLOW(3)
SLOW
RDRV_240
RDRV_NONE RDRV_240 RDRV_NONE(3) RDRV_NONE
RDRV_NONE(4)
EQ_NONE
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N/A
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EQ_LEVEL0、
EQ_LEVEL1、
EQ_LEVEL2、
EQ_LEVEL3、
EQ_LEVEL4、 EQ_NONE
EQ_NONE
108
第 1 章 : SelectIO リ ソ ース
表 1-51 : POD で使用可能な属性 (続き)
IBUF/IBUFE3/IBUFDS/
IBUFDSE3
OBUF/OBUFT
IOBUF/IOBUFE3/IOBUFDS/
IOBUFDSE3
HP I/O
HP I/O
HP I/O
属性
OFFSET_CNTRL
DQS_BIAS(5)
ODT
許容値
デ フ ォル ト
CNTRL_NONE
FABRIC
CNTRL_NONE
TRUE
FALSE
FALSE
RTT_40
RTT_48
RTT_60
RTT_NONE
RTT_NONE
N/A
IOSTANDARD
POD12_DCI
DIFF_POD12_DCI
SLEW
N/A
PRE_EMPHASIS(6)
N/A
デ フ ォル ト
N/A
CNTRL_NONE
FABRIC
CNTRL_NONE
N/A
TRUE
FALSE
FALSE
N/A
RTT_40
RTT_48
RTT_60
(RTT_NONE)(3)
RTT_NONE
RDRV_40_40
RDRV_48_48
RDRV_60_60(3)
RDRV_40_40
RDRV_40_40
POD12_DCI
DIFF_POD12_DCI
SLOW
POD12_DCI
DIFF_POD12_DCI
FAST
MEDIUM
SLOW(3)
SLOW
RDRV_240
RDRV_NONE RDRV_240 RDRV_NONE(3) RDRV_NONE
RDRV_NONE(4)
EQUALIZATION
EQ_NONE
OFFSET_CNTRL
CNTRL_NONE
FABRIC
OUTPUT_
IMPEDANCE
許容値
FAST
MEDIUM
SLOW(4)
EQ_LEVEL0、
EQ_LEVEL1、
EQ_LEVEL2、
EQ_LEVEL3、
EQ_LEVEL4、
EQ_NONE
ODT
デ フ ォル ト
RDRV_40_40
RDRV_48_48
RDRV_60_60(4)
OUTPUT_
IMPEDANCE
DQS_BIAS(5)
許容値
N/A
EQ_LEVEL0、
EQ_LEVEL1、
EQ_LEVEL2、
EQ_LEVEL3、
EQ_LEVEL4、 EQ_NONE
EQ_NONE
CNTRL_NONE
N/A
CNTRL_NONE
FABRIC
CNTRL_NONE
TRUE
FALSE
FALSE
N/A
TRUE
FALSE
FALSE
RTT_40
RTT_48
RTT_60(2)
RTT_40
N/A
RTT_40
RTT_48
RTT_60(2)(3)
RTT_40
RDRV_40_40
RDRV_48_48
RDRV_60_60(3)
RDRV_40_40
N/A
RDRV_40_40
RDRV_48_48
RDRV_60_60(4)
RDRV_40_40
注記 :
1. 表 1-37 に、 双方向 コ ン フ ィ ギ ュ レ ーシ ョ ン に使用で き る ド ラ イ バー出力 イ ン ピーダ ン ス (OUTPUT_IMPEDANCE) と ODT の組み合わせを示
し ま す。
2. ODT = RTT_NONE は、 DCI I/O 規格の有効な設定ではあ り ません。
3. 表 1-52 に、双方向 コ ン フ ィ ギ ュ レーシ ョ ンに使用で き る ド ラ イ バー出力 イ ン ピーダ ン ス (OUTPUT_IMPEDANCE)、ODT、お よ び PRE_EMPHASIS
の組み合わせを示 し ます。
4. 表 1-53 に、 ド ラ イ バー出力 イ ン ピーダ ン ス (OUTPUT_IMPEDANCE) と PRE_EMPHASIS の組み合わせを示 し ます。
5. DIFF_POD I/O 規格にのみ適用 さ れます。
6. プ リ エ ン フ ァ シ ス機能を有効にす る には、 こ の属性を ENABLE_PRE_EMPHASIS と 共に使用す る 必要があ り ます。
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第 1 章 : SelectIO リ ソ ース
表 1-52 と 表 1-53 に、 POD I/O 規格でサポー ト さ れ る 属性を示 し ます。
表 1-52 : OUTPUT_IMPEDANCE、 ODT、 および PRE_EMPHASIS の可能な組み合わせ
OUTPUT_IMPEDANCE
SLEW
ODT
PRE_EMPHASIS
RDRV_40_40 (40Ω)
SLOW、 MEDIUM、 FAST
RTT_40
RDRV_NONE
RDRV_40_40 (40Ω)
SLOW、 MEDIUM、 FAST
RTT_60
RDRV_NONE
RDRV_40_40 (40Ω)
SLOW、 MEDIUM、 FAST
RTT_NONE
RDRV_NONE
RDRV_48_48 (48Ω)
SLOW、 MEDIUM、 FAST
RTT_48
RDRV_NONE
RDRV_48_48 (48Ω)
SLOW、 MEDIUM、 FAST
RTT_NONE
RDRV_NONE
RDRV_60_60 (60Ω)
SLOW、 MEDIUM、 FAST
RTT_40
RDRV_NONE
RDRV_60_60 (60Ω)
SLOW、 MEDIUM、 FAST
RTT_60
RDRV_NONE
RDRV_60_60 (60Ω)
SLOW、 MEDIUM、 FAST
RTT_NONE
RDRV_NONE
RDRV_40_40 (40Ω)
FAST
RTT_40
RDRV_240
RDRV_40_40 (40Ω)
FAST
RTT_60
RDRV_240
RDRV_40_40 (40Ω)
FAST
RTT_NONE
RDRV_240
表 1-53 : OUTPUT_IMPEDANCE および PRE_EMPHASIS の可能な組み合わせ
OUTPUT_IMPEDANCE
SLEW
PRE_EMPHASIS
RDRV_40_40 (40Ω)
SLOW、 MEDIUM、 FAST
RDRV_NONE
RDRV_48_48 (48Ω)
SLOW、 MEDIUM、 FAST
RDRV_NONE
RDRV_60_60 (60Ω)
SLOW、 MEDIUM、 FAST
RDRV_NONE
RDRV_40_40 (40Ω)
FAST
RDRV_240
LVDS、 LVDS_25 (低電圧差動信号)
低電圧差動信号 (LVDS) は、 多 く のシ ス テ ム ア プ リ ケーシ ョ ン で使用 さ れてい る 高性能の高速 イ ン タ ーフ ェ イ ス で
す。 I/O は、 LVDS の EIA/TIA 規格に準拠す る よ う 設計 さ れてお り 、 シ ス テ ムお よ びボー ド のデザ イ ン を よ り 簡単に
行 う こ と がで き ます。 IOB の LVDS 電流モー ド ド ラ イ バー と オプシ ョ ンの内部差動終端機能を使用 し た場合、 ポ イ ン
ト ツー ポ イ ン ト アプ リ ケーシ ョ ンで外部 ソ ース終端を使用する 必要がな く な り ます。UltraScale デバ イ ス では、LVDS
デザ イ ン を柔軟に作成す る こ と がで き ます。
LVDS I/O 規格は HP I/O バン ク でのみ使用可能です。オプシ ョ ンの内部差動終端が イ ンプ リ メ ン ト さ れてい る 場合は、
出力 と 入力に 1.8V の VCCO を供給す る 必要があ り ます。
•
DIFF_TERM_ADV = TERM_100
•
DIFF_TERM = TRUE
LVDS_25 I/O 規格は HR I/O バン ク でのみ使用可能です。 オプシ ョ ン の内部差動終端が イ ン プ リ メ ン ト さ れてい る 場
合は、 出力 と 入力に 2.5V の VCCO を供給する 必要があ り ます。
•
DIFF_TERM_ADV = TERM_100
•
DIFF_TERM = TRUE
表 1-54 : 利用可能な I/O バン クの タ イ プ
HR
HP
LVDS_25 でのみ可
LVDS でのみ可
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110
第 1 章 : SelectIO リ ソ ース
ト ラ ン ス ミ ッ タ ーの終端
LVDS ト ラ ン ス ミ ッ タ ーに外部終端は必要あ り ません。 表 1-55 に、 LVDS 電流モー ド ド ラ イ バーに対応す る 属性を示
し ます。LVDS 電流モー ド ド ラ イ バーは、真の電流 ソ ース であ り 、EIA/TIA に準拠 し た適切な LVDS 信号を生成 し ます。
レ シーバーの終端
図 1-81 に、 ボー ド 上にあ る 50Ω 伝送 ラ イ ンの LVDS ま たは LVDS_25 レ シーバーの差動終端の例を示 し ます。
X-Ref Target - Figure 1-81
([WHUQDO7HUPLQDWLRQ
,2%
,2%
/9'6
/9'6B
/9'6
/9'6B
=
5',)) = ˖
=
8*BFBB
図 1-81 : LVDS または LVDS_25 レ シーバーの終端
図 1-82 に、 ボー ド 上にあ る 50Ω 伝送 ラ イ ンの LVDS ま たは LVDS_25 レ シーバーの差動終端の例を示 し ます。
X-Ref Target - Figure 1-82
,2%
,2%
/9'6
/9'6B
= ˖
/9'6
/9'6B
5',)) ˖
'DWDLQ
= ˖
8*BFBB
図 1-82 : LVDS、 LVDS_25 の DIFF_TERM レ シーバー終端
表 1-55 に、 LVDS I/O 規格でサポー ト さ れ る 属性を示 し ます。 表 1-55 に示すプ リ ミ テ ィ ブか ら 派生す る プ リ ミ テ ィ ブ
(た と えば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 ま たは *_INTERMDISABLE) に対 し てサポー ト さ れます。 サ
ポー ト さ れ る すべての派生プ リ ミ テ ィ ブについては、 「SelectIO プ リ ミ テ ィ ブ」 を参照 し て く だ さ い。
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111
第 1 章 : SelectIO リ ソ ース
表 1-55 : LVDS I/O 規格で使用可能な属性
IBUFDS
HP I/O
属性
許容値
IOSTANDARD
DQS_BIAS
EQUALIZATION
DIFF_TERM_ADV
HR I/O
デ フ ォル ト
許容値
LVDS
TRUE
FALSE(1)(2)
EQ_NONE
HP I/O
デ フ ォル ト
許容値
HR I/O
デフ ォル ト
許容値
デフ ォル ト
LVDS_25
LVDS
LVDS_25
N/A
N/A
N/A
N/A
N/A
FALSE
EQ_LEVEL0
EQ_LEVEL1
EQ_LEVEL2
EQ_LEVEL3
EQ_LEVEL4
EQ_NONE(1)
LVDS_PRE_EMPHASIS(5)
DIFF_TERM
OBUFDS
EQ_LEVEL0
EQ_LEVEL1
EQ_LEVEL2
EQ_LEVEL3
EQ_LEVEL4
EQ_LEVEL0_DC_BIAS
EQ_LEVEL1_DC_BIAS
EQ_LEVEL2_DC_BIAS
EQ_LEVEL3_DC_BIAS
EQ_LEVEL4_DC_BIAS
EQ_NONE(4)
N/A
EQ_NONE
TRUE(3) FALSE
N/A
FALSE
TRUE(3) FALSE
TRUE
FALSE
FALSE
TRUE
FALSE
FALSE
N/A
N/A
TERM_100
TERM_NONE
TERM_NONE
TERM_100
TERM_NONE
TERM_NONE
N/A
N/A
FALSE
注記 :
1. 表 1-56 に、 DQS_BIAS お よ び EQUALIZATION の組み合わせを示 し ます。
2. DQS_BIAS = TRUE は、 AC カ ッ プ リ ン グ アプ リ ケーシ ョ ンでのみ可能な設定です。
3. LVDS_PRE_EMPHASIS = TRUE は、 AC カ ッ プ リ ン グ アプ リ ケーシ ョ ンでのみサポー ト さ れてい ます。
4. AC カ ッ プ リ ン グ イ ン タ ーフ ェ イ スお よ び DC カ ッ プ リ ン グ イ ン タ ーフ ェ イ ス の イ コ ラ イ ゼーシ ョ ンの許容値を表 1-57 に示 し ます。
5. プ リ エ ン フ ァ シ ス機能を有効にす る には、 こ の属性を ENABLE_PRE_EMPHASIS と 共に使用す る 必要があ り ます。
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第 1 章 : SelectIO リ ソ ース
表 1-56 : DQS_BIAS および EQUALIZATION の組み合わせ (HP I/O バン ク)
DQS_BIAS
カ ッ プ リ ング
イ コ ラ イゼーシ ョ ン
AC カ ッ プ リ ン グ
FALSE ま たは
TRUE
EQ_LEVEL0、 EQ_LEVEL1、 EQ_LEVEL2、 EQ_LEVEL3、 EQ_LEVEL4
DC カ ッ プ リ ン グ
FALSE
EQ_NONE
表 1-57 : HR I/O バン ク の Equalization
イ ン ターフ ェ イス
イ コ ラ イゼーシ ョ ン
AC カ ッ プ リ ン グ
(外部バ イ ア ス)
EQ_LEVEL0、 EQ_LEVEL1、 EQ_LEVEL2、 EQ_LEVEL3、 EQ_LEVEL4
AC カ ッ プ リ ン グ
(内部バ イ ア ス)
EQ_LEVEL0_DC_BIAS、 EQ_LEVEL1_DC_BIAS、 EQ_LEVEL2_DC_BIAS、
EQ_LEVEL3_DC_BIAS、 EQ_LEVEL4_DC_BIAS
DC カ ッ プ リ ン グ
EQ_NONE
こ れ ら の規格の出力に必要な公称電圧 (LVDS 出力は 1.8V、 LVDS_25 出力は 2.5V) 以外の電圧レベルで電源供給 さ れ
る I/O バン ク は、 LVDS や LVDS_25 な ど の差動入力を備え る こ と が可能ですが、 次の条件を満たす必要があ り ます。
•
オプシ ョ ンの内部差動終端が使用 さ れない。
°
DIFF_TERM_ADV = TERM_NONE
°
DIFF_TERM = FALSE (デフ ォ ル ト )
•
入力ピ ンの差動信号が、 該当す る UltraScale デバ イ ス のデー タ シー ト [参照 2] に記載 さ れてい る 推奨動作条件を
示す表の VIN 要件を満た し てい る 。
•
入力ピ ンの差動信号が、 該当す る UltraScale デバ イ ス のデー タ シー ト [参照 2] に記載 さ れてい る LVDS ま たは
LVDS_25 DC 仕様の表にあ る VIDIFF (最小) 要件を満た し てい る 。
こ の基準を満たす方法 と し て、 入力信号を AC カ ッ プ リ ン グお よ び DC バ イ ア スする 外部回路を使用 し ます。 図 1-83
に、 差動入力に対 し て AC カ ッ プ リ ン グ と DC バ イ ア ス回路を提供する 回路の例を示 し ます。 内部 DIFF_TERM_ADV
が TERM_NONE に、 ま たは DIFF_TERM が FALSE に設定 さ れてい る ため、 RDIFF は 100Ω の差動レ シーバー終端を
提供 し ます。 ノ イ ズ マージ ン を最大化す る ため、すべての RBIAS 抵抗を同 じ 値に し て、原則的に VCCO の半分の VICM
レベルを生成す る よ う に し て く だ さ い。 推奨 さ れ る 抵抗値の範囲は、 10k ～ 100KΩ です。 AC カ ッ プ リ ン グ キ ャ パシ
タ 用の標準値 CAC は 100nF と な り ます。 すべての コ ン ポーネ ン ト は、 物理的にデバ イ ス入力に近い場所に配置 し て
く だ さ い。 イ コ ラ イ ゼーシ ョ ンがあ る 場合 と ない場合の レ シーバーで使用 さ れ る バ イ ア ス電圧の範囲については、 個
別の UltraScale デバ イ ス のデー タ シー ト [参照 2] を参照 し て く だ さ い。
UltraScale デ バ イ ス HP I/O バ ン ク に は、 AC カ ッ プ リ ン グ さ れ た LVDS ア プ リ ケ ー シ ョ ン で 内部 バ イ ア ス 電圧
(DQS_BIAS) を使用す る ためのオプシ ョ ンがあ り ます。こ の よ う な コ ン フ ィ ギ ュ レーシ ョ ン で正常に動作 さ せ る には、
EQUALIZATION を EQ_LEVEL0 (1、 2、 3、 ま たは 4) に設定す る 必要があ り ます。 ただ し 、 EQ_LEVEL0 の場合は イ
コ ラ イ ゼーシ ョ ンは行われ ません。 Vivado Design Suite を使用 し て設計す る 場合、 DQS_BIAS を使用 し て AC カ ッ プ
リ ン グ さ れた LVDS 規格に DC バ イ ア ス を使用 し て も 、DQS_BIAS 機能のシ ミ ュ レーシ ョ ン ビヘ イ ビ アーはモデル化
さ れません。 LVDS の入力が ト ラ イ ス テー ト であ り 、 DQS_BIAS が TRUE に設定 さ れてい る 場合は、 ハー ド ウ ェ ア上
では汎用 イ ン タ ー コ ネ ク ト への入力は X と な り ます。 シ ミ ュ レーシ ョ ンでは、 汎用 イ ン タ ー コ ネ ク ト への入力が 0 で
あ る と し て、 こ の条件を モデル化 し ます。
HR I/O バ ン ク に は、 AC カ ッ プ リ ン グ LVDS ア プ リ ケ ー シ ョ ン で属性 EQUALIZATION を EQ_LEVEL0_DC_BIAS
(EQUALIZATION が不要な場合) ま たは EQ_LEVEL1/2/3/4_DC_BIAS に設定す る こ と に よ っ て内部バ イ ア ス電圧を使
用す る オプシ ョ ンがあ り ます。 DC カ ッ プ リ ン グ アプ リ ケーシ ョ ンでは、 EQUALIZATION を EQ_NONE に設定す る
必要があ り ます。
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X-Ref Target - Figure 1-83
9&&2
'LIIHUHQWLDO&ORFN
,QSXWWRWKH'HYLFH
5%,$6
5%,$6
/9'6RU/9'6B
,QSXW%XIIHU
&$&
5',))
3
˖
'LIIHUHQWLDO
7UDQVPLVVLRQ/LQH
1
&$&
5%,$6
5%,$6
8*BFBB
図 1-83 : 差動 ク ロ ッ ク入力を AC カ ッ プ リ ン グおよび外部 DC バイ アスする回路例
RSDS (低振幅差動信号)
表 1-58 : 利用可能な I/O バン クの タ イ プ
HR
HP
可
N/A
RSDS は、 差動信号を使用す る LVDS 高速 イ ン タ ーフ ェ イ ス と 類似 し てい ます。 RSDS の イ ン プ リ メ ン テーシ ョ ンは
LVDS_25 と 同様で、 ポ イ ン ト ツー ポ イ ン ト アプ リ ケーシ ョ ンのみに使用 し ます。 RSDS は HR I/O バン ク でのみ使用
可能で、 2.5V の VCCO 電圧レベルが必要です。 IOSTANDARD 属性名は RSDS_25 です。
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表 1-59 に、 RSDS I/O 規格でサポー ト さ れ る 属性を示 し ます。 表 1-59 に示すプ リ ミ テ ィ ブか ら 派生す る プ リ ミ テ ィ ブ
(た と えば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 ま たは *_INTERMDISABLE) に対 し てサポー ト さ れます。 サ
ポー ト さ れ る すべての派生プ リ ミ テ ィ ブについては、 「SelectIO プ リ ミ テ ィ ブ」 を参照 し て く だ さ い。
表 1-59 : RSDS I/O 規格で使用可能な属性
プリ ミティブ
IBUFDS
属性
許容値
デ フ ォル ト
IOSTANDARD
RSDS_25
TRUE
FALSE
FALSE
N/A
TERM_NONE
TERM_100
TERM_NONE
N/A
DIFF_TERM
DIFF_TERM_ADV
OBUFDS、 OBUFTDS
mini-LVDS (mini 低電圧差動信号)
表 1-60 : 利用可能な I/O バン クの タ イ プ
HR
HP
可
N/A
Mini-LVDS は、 フ ラ ッ ト パネル内で使用 さ れ る シ リ アル差動 I/O 規格で、 タ イ ミ ン グ制御機能 と LCD ソ ース ド ラ イ
バー間の イ ン タ ー フ ェ イ ス と し て機能 し ま す。 Mini-LVDS の入力には、 PCB 上で外付けの単体抵抗を接続す る か、
DIFF_TERM_ADV ま たは DIFF_TERM 属性に よ っ て内部終端を有効に し 、 並列終端抵抗を使用す る 必要があ り ます。
Mini-LVDS は HR I/O バ ン ク で の み使用可能 で、 2.5V の VCCO 電圧 レ ベル が 必要 で す。 IOSTANDARD 属性名 は
MINI_LVDS_25 です。
表 1-61 に、 Mini-LVDS I/O 規格でサポー ト さ れ る 属性を示 し ます。 表 1-61 に示すプ リ ミ テ ィ ブか ら 派生す る プ リ ミ
テ ィ ブ (た と えば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 ま たは *_INTERMDISABLE) に対 し てサポー ト さ れ
ます。 サポー ト さ れ る すべての派生プ リ ミ テ ィ ブについては、 「SelectIO プ リ ミ テ ィ ブ」 を参照 し て く だ さ い。
表 1-61 : Mini-LVDS I/O 規格で使用可能な属性
プリ ミティブ
IBUFDS
属性
許容値
デ フ ォル ト
IOSTANDARD
MINI_LVDS_25
TRUE
FALSE
FALSE
N/A
TERM_NONE
TERM_100
TERM_NONE
N/A
DIFF_TERM
DIFF_TERM_ADV
OBUFDS、 OBUFTDS
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PPDS (ポ イ ン ト ツー ポ イ ン ト 差動信号)
表 1-62 : 利用可能な I/O バン クの タ イ プ
HR
HP
可
N/A
PPDS は次世代の行お よ び列 ド ラ イ バーへの イ ン タ ーフ ェ イ ス用の差動 I/O 規格です。 PPDS の入力には、 PCB 上で外
付けの単体抵抗を接続す る か、 DIFF_TERM_ADV ま たは DIFF_TERM 属性に よ っ て内部終端を有効に し 、 並列終端
抵抗 を使用す る 必要が あ り ま す。 PPDS は HR I/O バ ン ク でのみ使用可能で、 2.5V の VCCO 電圧 レ ベルが必要です。
IOSTANDARD 属性名は PPDS_25 です。
表 1-63 に、 PPDS I/O 規格でサポー ト さ れ る 属性を示 し ます。 表 1-63 に示すプ リ ミ テ ィ ブか ら 派生す る プ リ ミ テ ィ ブ
(た と えば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 ま たは *_INTERMDISABLE) に対 し てサポー ト さ れます。 サ
ポー ト さ れ る すべての派生プ リ ミ テ ィ ブについては、 「SelectIO プ リ ミ テ ィ ブ」 を参照 し て く だ さ い。
表 1-63 : PPDS I/O 規格で使用可能な属性
プリ ミティブ
IBUFDS
属性
許容値
デ フ ォル ト
IOSTANDARD
DIFF_TERM
DIFF_TERM_ADV
OBUFDS、 OBUFTDS
PPDS_25
TRUE
FALSE
FALSE
N/A
TERM_NONE
TERM_100
TERM_NONE
N/A
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TMDS (遷移時間最短差動信号)
表 1-64 : 利用可能な I/O バン クの タ イ プ
HR
HP
可
N/A
TMDS は、 DVI お よ び HDMI™ ビデオ イ ン タ ーフ ェ イ ス で使用 さ れ る 高速シ リ アル デー タ 送信用の差動 I/O 規格で
す。 TMDS 規格では、 50Ω 外部プルア ッ プ抵抗で入力を 3.3V にプルア ッ プする 必要があ り ます。 TMDS の入力には
並列入力終端抵抗は必要あ り ません。 TMDS は HR I/O バン ク でのみ使用可能で、 3.3V の VCCO 電圧レベルが必要で
す。 IOSTANDARD 属性名は TMDS_33 です。
表 1-65 に、TMDS I/O 規格でサポー ト さ れ る 属性を示 し ます。表 1-65 に示すプ リ ミ テ ィ ブか ら 派生す る プ リ ミ テ ィ ブ
(た と えば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 ま たは *_INTERMDISABLE) に対 し てサポー ト さ れます。 サ
ポー ト さ れ る すべての派生プ リ ミ テ ィ ブについては、 「SelectIO プ リ ミ テ ィ ブ」 を参照 し て く だ さ い。
表 1-65 : TMDS I/O 規格で使用可能な属性
プリ ミティブ
属性
IBUFDS
IOSTANDARD
OBUFDS、 OBUFTDS
TMDS_33
BLVDS (バス LVDS)
表 1-66 : 利用可能な I/O バン クの タ イ プ
HR
HP
可
N/A
LVDS は、 ポ イ ン ト ツー ポ イ ン ト アプ リ ケーシ ョ ン用であ る ため、 BLVDS は EIA/TIA 規格に準拠す る イ ンプ リ メ ン
テーシ ョ ンではあ り ません。 し たがっ て I/O お よ び PCB レ イ ア ウ ト のデザ イ ン規則に注意深 く 従 う 必要があ り ます。
LVDS 双方向用の Vivado Design Suite ラ イ ブ ラ リ にあ る プ リ ミ テ ィ ブは、 LVDS 電流モー ド ド ラ イ バーを使用 し ませ
ん。 その代わ り に、 CSE 差動 ド ラ イ バーを使用 し ます。 こ のため、 ソ ース終端が必要にな り ます。 BLVDS は HR I/O
バン ク でのみ使用可能で、 2.5V の VCCO 電圧レベルが必要です。 IOSTANDARD 属性名は BLVDS_25 です。
表 1-67 に、 BLVDS I/O 規格でサポー ト さ れ る 属性を示 し ます。 表 1-67 に示すプ リ ミ テ ィ ブか ら 派生す る プ リ ミ テ ィ
ブ (た と えば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 ま たは *_INTERMDISABLE) に対 し てサポー ト さ れます。
サポー ト さ れ る すべての派生プ リ ミ テ ィ ブについては、 「SelectIO プ リ ミ テ ィ ブ」 を参照 し て く だ さ い。
表 1-67 : BLVDS I/O 規格で使用可能な属性
属性
プリ ミティブ
IBUFDS
IOSTANDARD
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OBUFDS、 OBUFTDS、 IOBUFDS、 IOBUFDS_DIFF_OUT
BLVDS_25
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図 1-84 に、 BLVDS ト ラ ン ス ミ ッ タ ー終端を示 し ます。
X-Ref Target - Figure 1-84
,2%
%/9'6B
,2%
= ˖
56
,1
%/9'6B
˖
5',9
˖
%/9'6B
5',)) ˖
'DWDLQ
= ˖
56
,1;
˖
8*BFBB
図 1-84 : BLVDS ト ラ ン ス ミ ッ タ ーの終端
SUB_LVDS
表 1-68 : 利用可能な I/O バン クの タ イ プ
HR
HP
SUB_LVDS で可
SUB_LVDS で可
表 1-69 に、 SUB_LVDS I/O 規格でサポー ト さ れ る 属性を示 し ます。 表 1-69 に示すプ リ ミ テ ィ ブか ら 派生す る プ リ ミ
テ ィ ブ (た と えば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 ま たは *_INTERMDISABLE) に対 し てサポー ト さ れ
ます。 サポー ト さ れ る すべての派生プ リ ミ テ ィ ブについては、 「SelectIO プ リ ミ テ ィ ブ」 を参照 し て く だ さ い。
表 1-69 : SUB_LVDS I/O 規格で使用可能な属性
プリ ミティブ
IBUFDS
属性
許容値
デ フ ォル ト
IOSTANDARD
DIFF_TERM
DIFF_TERM_ADV
OBUFDS、 OBUFTDS
SUB_LVDS
TRUE
FALSE
FALSE
N/A
TERM_NONE
TERM_100
TERM_NONE
N/A
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第 1 章 : SelectIO リ ソ ース
SLVS_400
SLVS_400 は、 HR I/O バン ク では SLVS_400_25 と し て、 HP I/O バン ク では SLVS_400_18 と し てサポー ト さ れてい ま
す。 SLVS_400 はレ シーバーでのみサポー ト さ れてい ます。
表 1-70 : 利用可能な I/O バン ク の タ イ プ
HR
HP
SLVS_400_25 でのみ可
SLVS_400_18 でのみ可
表 1-71 に、 SLVS_400 I/O 規格でサポー ト さ れ る 属性を示 し ま す。 表 1-71 に示すプ リ ミ テ ィ ブか ら 派生す る プ リ ミ
テ ィ ブ (た と えば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 ま たは *_INTERMDISABLE) に対 し てサポー ト さ れ
ます。 サポー ト さ れ る すべての派生プ リ ミ テ ィ ブについては、 「SelectIO プ リ ミ テ ィ ブ」 を参照 し て く だ さ い。
表 1-71 : SLVS_400 I/O 規格で使用可能な属性
プリ ミティブ
IBUFDS
属性
許容値
OBUFDS、 OBUFTDS
HR I/O バン ク では SLVS_400_25
HP I/O バン ク では SLVS_400_18
IOSTANDARD
N/A
TRUE
FALSE
FALSE
N/A
TERM_NONE
TERM_100
TERM_NONE
N/A
DIFF_TERM
DIFF_TERM_ADV
デ フ ォル ト
LVPECL
LVPECL は HR I/O バン ク でのみサポー ト さ れてお り 、 レ シーバー専用です。
表 1-72 : 利用可能な I/O バン クの タ イ プ
HR
HP
可
N/A
表 1-73 に、 LVPECL I/O 規格で使用可能な属性を示 し ます。 表 1-73 に示すプ リ ミ テ ィ ブか ら 派生する プ リ ミ テ ィ ブ (
た と えば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 ま たは *_INTERMDISABLE) に対 し てサポー ト さ れます。 サ
ポー ト さ れ る すべての派生プ リ ミ テ ィ ブについては、 「SelectIO プ リ ミ テ ィ ブ」 を参照 し て く だ さ い。
表 1-73 : LVPECL I/O 規格で使用可能な属性
属性
IOSTANDARD
プリ ミティブ
IBUFDS
OBUFDS、 OBUFTDS
LVPECL (HR I/O バン ク のみ)
N/A
MIPI D-PHY
MIPI D-PHY 規格の MIPI_DPHY_DCI は、 カ メ ラ 、 デ ィ ス プ レ イ 、 お よ び単一化 さ れたプ ロ ト コ ル イ ン タ ーフ ェ イ ス
な ど のモバ イ ル デバ イ ス での使用を目的 と し てい ます。 こ の規格は、 Virtex UltraScale+ デバ イ ス、 Kintex UltraScale+
デバ イ ス、お よ び Zynq UltraScale+ MPSoC の HP I/O バン ク でのみサポー ト さ れてい ます。UltraScale デバ イ ス は、MIPI
ア ラ イ ア ン ス が策定す る イ ン タ ーフ ェ イ ス仕様を順守 し て こ の規格をサポー ト し ます。
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第 1 章 : SelectIO リ ソ ース
重要 : その他の DCI 規格 と 同様に、 MIPI_DPHY_DCI 規格では VRP ピ ン に 240Ω の外部抵抗が必要です。 こ の規格
は、 OUTPUT_IMPEDANCE 属性の値を指定で き ない場合で も 、 キ ャ リ ブ レーシ ョ ン機能を利用 し ます。
MIPI_DPHY_DCI I/O 規格
表 1-74 : 利用可能な I/O バン クの タ イ プ
HR
HP
N/A
Virtex UltraScale+ デバ イ ス、 Kintex UltraScale+ デバ イ ス、
お よ び Zynq UltraScale+ MPSoC ( こ れ ら のデバ イ ス のみ)
表 1-75 に、 MIPI_DPHY_DCI I/O 規格で使用可能な属性を示 し ます。
表 1-75 : MIPI_DPHY_DCI 規格で使用可能な属性
IBUFDS_DPHY
HP I/O
属性
許容値
IOSTANDARD
SLEW
DIFF_TERM_ADV
DIFF_TERM
デ フ ォル ト
MIPI_DPHY_DCI
OBUFDS_DPHY
HR I/O
HP I/O
許容値
デ フ ォル ト
HR I/O
N/A
MIPI_DPHY_DCI
N/A
N/A
N/A
N/A
FAST
SLOW
N/A
TERM_100
TERM_NONE
TERM_NONE
N/A
N/A
N/A
N/A
TRUE
FALSE
FALSE
N/A
N/A
N/A
N/A
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第 1 章 : SelectIO リ ソ ース
差動 I/O 規格における内部差動終端の動作
内部差動終端 (100Ω) は、 I/O 規格 (LVDS、 LVDS_25、 SLVS_400_18、 SLVS_400_25、 SUB_LVDS、 PPDS_25、 RSDS_25、
お よ び MINI_LVDS_25) に対 し て、 ド ラ イ バーお よ び双方向動作モー ド (デフ ォ ル ト ) で有効にな り ます。 表 1-76 に、
双方向モー ド 、 お よ び入力ま たは出力モー ド での内部差動終端の動作を示 し ます。
表 1-76 : 差動 I/O 規格における内部差動終端の動作
プリ ミティブ
駆動時
(1)
ト ラ イ ス テー ト /受信時
OBUFDS
内部差動終端はオン
N/A
OBUFTDS
内部差動終端はオン
内部差動終端はオン
N/A
DIFF_TERM = TRUE ま た は DIFF_TERM_ADV = TERM_100 の
場合、 内部差動終端はオンにな る 。
DIFF_TERM = FALSE ま たは DIFF_TERM_ADV = TERM_NONE
の場合、 内部差動終端はオ フ にな る 。
内部差動終端はオン
DIFF_TERM 属性や DIFF_TERM_ADV 属性の値に関係な く 、 内
部差動終端がオンにな る 。
DIFF_TERM = TRUE ま たは FALSE
DIFF_TERM_ADV = TERM_100 ま たは TERM_NONE
IBUFDS
IOBUFDS
注記 :
1. こ こ に示すプ リ ミ テ ィ ブか ら 派生す る プ リ ミ テ ィ ブ (た と えば、 *_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE、 ま たは *_INTERMDISABLE)
に対 し てサポー ト さ れます。 サポー ト さ れ る すべての派生プ リ ミ テ ィ ブについては、 「SelectIO プ リ ミ テ ィ ブ」 を参照 し て く だ さ い。
同じバン ク内で複数の I/O 規格を併用する場合の規則
同 じ バン ク 内の異な る 入力、 出力お よ び双方向規格を使用す る 場合は、 次の規則に従っ て く だ さ い。
1.
出力規格のみ使用す る 場合。 VCCO 要件が同 じ 出力規格は、 同一バン ク 内で使用で き ます。
互換性があ る 例 :
SSTL15_I と LVDCI_15 の出力
互換性のない例 :
SSTL15 (出力 VCCO = 1.5V) お よ び
LVCMOS18 (出力 VCCO = 1.8V) の出力
HR I/O
バ ン ク で 組 み 合 わ せ て 使 用 で き る 真 の 差動出力 を 持つ I/O
規格 は 2
種類 だ け で す。 I/O
LVDS_PRE_EMPHASIS = FALSE (デ フ ォ ル ト ) と 設定 し た LVDS_25 と LVDS_PRE_EMPHASIS = TRUE と 設定 し た
LVDS_25 は別々の差動出力規格 と 見な さ れます。
HP I/O バ ン ク で使用で き る 、 真の差動出力を 持つ I/O 規格は 1 種類だけです。 LVDS_PRE_EMPHASIS = FALSE (デ
フ ォ ル ト ) と 設定 し た LVDS と LVDS_PRE_EMPHASIS = TRUE と 設定 し た LVDS は別々の差動規格 と 見な さ れ、同 じ
HP I/O バン ク で組み合わせて使用す る こ と はで き ません。
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121
第 1 章 : SelectIO リ ソ ース
2.
入力規格のみ使用す る 場合。 VCCO お よ び VREF 要件が同 じ 入力規格は、 同一バン ク 内で使用で き ます。
互換性があ る 例 :
LVCMOS15 お よ び HSTL_II 入力
互換性のない例 :
LVCMOS15 (入力 VCCO = 1.5V) お よ び
LVCMOS18 (入力 VCCO = 1.8V) の入力
互換性のない例 :
HSTL_I_DCI_18 (VREF = 0.9V) お よ び
HSTL_I_DCI (VREF = 0.75V) 入力
3.
入力規格 と 出力規格を使用す る 場合。 VCCO が同 じ 要件の入力/出力規格は、 同一バン ク 内で使用で き ます。
互換性があ る 例 :
LVDS_25 の出力お よ び LVCMOS25 の入力
互換性のない例 :
LVDS_25 出力 (出力 VCCO = 2.5V) お よ び
HSTL_I 入力 (入力 VCCO = 1.5V)
4.
双方向規格の入力ま たは出力を併用す る 場合。 双方向 I/O 規格の入力ま たは出力を使用する 場合、 双方向 I/O 規
格が規則 1、 2、 3 を満た し てい る こ と を確認 し て く だ さ い。
イ ンプ リ メ ン テーシ ョ ン ツールでは、 上記の規則に従っ て実行 さ れます。
表 1-77 に、 サポー ト さ れ る 各 I/O 規格の VCCO お よ び VREF 要件を示 し ます。 サポー ト さ れ る 各 I/O 規格の電源の推
奨動作範囲をは じ め と す る DC 仕様は、 UltraScale デバ イ ス のデー タ シー ト [参照 2] を参照 し て く だ さ い。
表 1-77 : サポー ト さ れる各 I/O 規格の VCCO および VREF 要件
VCCO (V)
VREF (V)
使用可能な
I/O バン ク
出力
入力
DIFF_TERM_ADV および
DIFF_TERM をサポー ト する入力
入力
LVTTL
HR
3.3
3.3
N/A
N/A
LVCMOS33
HR
3.3
3.3
N/A
N/A
LVCMOS25
HR
2.5
2.5
N/A
N/A
LVCMOS18
両方
1.8
1.8
N/A
N/A
LVCMOS15
両方
1.5
1.5
N/A
N/A
LVCMOS12
両方
1.2
1.2
N/A
N/A
HSUL_12
両方
1.2
1.2(2)
N/A
0.60
LVDCI_18
HP
1.8
1.8
N/A
N/A
LVDCI_15
HP
1.5
1.5
N/A
N/A
HSUL_12_DCI
HP
1.2
1.2
N/A
0.60
HSLVDCI_18
HP
1.8
1.8
N/A
0.90
HSLVDCI_15
HP
1.5
1.5
N/A
0.75
両方
1.5
1.5
N/A
0.75
I/O 規格
HSTL_I
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第 1 章 : SelectIO リ ソ ース
表 1-77 : サポー ト さ れる各 I/O 規格の VCCO および VREF 要件 (続き)
VCCO (V)
VREF (V)
使用可能な
I/O バン ク
出力
入力
DIFF_TERM_ADV および
DIFF_TERM をサポー ト する入力
入力
HSTL_II
HR
1.5
1.5
N/A
0.75
HSTL_I_DCI
HP
1.5
1.5
N/A
0.75
HSTL_I_18
両方
1.8
1.8
N/A
0.90
HSTL_II_18
HR
1.8
1.8
N/A
0.90
HSTL_I_DCI_18
HP
1.8
1.8
N/A
0.90
HSTL_I_12
HP
1.2
1.2
N/A
0.60
HSTL_I_DCI_12
HP
1.2
1.2
N/A
0.60
SSTL18_I
両方
1.8
1.8
N/A
0.90
SSTL18_II
HR
1.8
1.8
N/A
0.90
両方
1.5
1.5
N/A
0.75
HR
1.5
1.5
N/A
0.75
両方
1.35
1.35
N/A
0.675
HR
1.35
1.35
N/A
0.675
両方
1.2
1.2
N/A
0.60
SSTL18_I_DCI
HP
1.8
1.8
N/A
0.90
SSTL15_DCI
HP
1.5
1.5
N/A
0.75
SSTL135_DCI
HP
1.35
1.35
N/A
0.675
SSTL12_DCI
HP
1.2
1.2
N/A
0.60
N/A
N/A
I/O 規格
SSTL15
SSTL15_R
SSTL135
SSTL135_R
SSTL12
DIFF_HSTL_I
両方
1.5
1.5(3)
DIFF_HSTL_II
HR
1.5
1.5(3)
N/A
N/A
両方
1.8
1.8(3)
N/A
N/A
1.8
1.8(3)
N/A
N/A
N/A
N/A
DIFF_HSTL_I_18
DIFF_HSTL_II_18
HR
DIFF_SSTL18_I
両方
1.8
1.8(3)
DIFF_SSTL18_II
HR
1.8
1.8(3)
N/A
N/A
両方
1.5
1.5(3)
N/A
N/A
HR
1.5
1.5(3)
N/A
N/A
両方
1.35
1.35(3)
N/A
N/A
HR
1.35
1.35(3)
N/A
N/A
両方
1.2
1.2(3)
N/A
N/A
両方
1.2
1.2(4)
N/A
N/A
DIFF_HSTL_I_DCI
HP
1.5
1.5
N/A
N/A
DIFF_HSTL_I_DCI_18
HP
1.8
1.8
N/A
N/A
DIFF_SSTL18_I_DCI
HP
1.8
1.8
N/A
N/A
DIFF_SSTL15_DCI
HP
1.5
1.5
N/A
N/A
DIFF_SSTL15
DIFF_SSTL15_R
DIFF_SSTL135
DIFF_SSTL135_R
DIFF_SSTL12
DIFF_HSUL_12
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第 1 章 : SelectIO リ ソ ース
表 1-77 : サポー ト さ れる各 I/O 規格の VCCO および VREF 要件 (続き)
VCCO (V)
VREF (V)
使用可能な
I/O バン ク
出力
入力
DIFF_TERM_ADV および
DIFF_TERM をサポー ト する入力
入力
DIFF_SSTL135_DCI
HP
1.35
1.35
N/A
N/A
DIFF_SSTL12_DCI
HP
1.2
1.2
N/A
N/A
DIFF_HSUL_12_DCI
HP
1.2
1.2
N/A
N/A
BLVDS_25
HR
2.5
N/A
N/A
LVDS_25
HR
2.5(6)
2.5(1)
2.5
N/A
RSDS_25
HR
2.5(6)
2.5(1)
2.5
N/A
TMDS_33
HR
3.3
任意
N/A
N/A
MINI_LVDS_25
HR
2.5(6)
2.5(1)
2.5
N/A
PPDS_25
HR
2.5(6)
2.5(1)
2.5
N/A
1.8
N/A
I/O 規格
LVDS
HP
1.8
1.8(1)
LVPECL
HR
N/A
任意
N/A
N/A
SLVS_400_18
HP
N/A
1.8(1)
1.8
N/A
SLVS_400_25
HR
N/A
2.5(1)
2.5
N/A
両方
1.8
1.8(1)
1.8
N/A
N/A
N/A
SUB_LVDS
DIFF_HSTL_I_12
HP
1.2
1.2(3)
DIFF_POD10
HP
1.0
1.0(3)
N/A
N/A
DIFF_POD12
HP
1.2
1.2(3)
N/A
N/A
DIFF_HSTL_I_DCI_12
HP
1.2
1.2
N/A
N/A
DIFF_POD10_DCI
HP
1.0
1.0
N/A
N/A
DIFF_POD12_DCI
HP
1.2
1.2
N/A
N/A
POD10
HP
1.0
1.0
N/A
0.70
POD12
HP
1.2
1.2
N/A
0.84
POD10_DCI
HP
1.0
1.0
N/A
0.70
POD12_DCI
HP
1.2
1.2
N/A
0.84
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第 1 章 : SelectIO リ ソ ース
表 1-77 : サポー ト さ れる各 I/O 規格の VCCO および VREF 要件 (続き)
I/O 規格
MIPI_DPHY_DCI
VCCO (V)
VREF (V)
使用可能な
I/O バン ク
出力
入力
DIFF_TERM_ADV および
DIFF_TERM をサポー ト する入力
入力
HP(5)
1.2
1.2(1)
1.2
N/A
注記 :
1. こ れ ら の規格の差動入力は、 出力の要求レベル と 異な る VCCO レベルのバン ク に配置で き ます。 こ の場合に考慮すべ き 注意事項を次に示
し ます。
a.
VCCO 電圧が出力で要求 さ れ る レベルでない限 り 、 オプシ ョ ン の内部差動終端は使用 さ れない
(DIFF_TERM_ADV = TERM_NONE ま たは DIFF_TERM = FALSE (デフ ォ ル ト ))。
b.
入力ピ ンの差動信号が、該当す る UltraScale デバ イ ス のデー タ シー ト [参照 2] に記載 さ れてい る 推奨動作条件を示す表の VIN
要件を満た し てい る 。
c.
入力ピ ンの差動信号が、 該当す る UltraScale デバ イ ス のデー タ シー ト [参照 2] の DC 仕様の表に記載 さ れてい る VIDIFF お よ
び VICM の要件を満た し てい る 。 場合に よ っ ては、 こ の条件を ク リ アす る ために、 ピ ン を AC カ ッ プ リ ン グお よ び DC バ イ
ア スす る ための外部回路が必要。
2. こ れ ら の I/O 規格の場合、 VCCO 入力電圧が HP I/O バン ク では 1.2V、 HR I/O バン ク では指定 さ れた電圧 と な り ます。
3. オン ダ イ 入力終端を使用す る 場合 (ODT は RTT_NONE 以外の値に設定)、 ま たは DQS_BIAS = TRUE の場合、 VCCO 入力電圧は指定 さ れた
値 と な り ます。 ODT = RTT_NONE かつ DQS_BIAS = FALSE の場合、 VCCO 入力電圧は許容範囲内の電圧 と な り ます。
4. オン ダ イ 入力終端を使用す る 場合 (ODT は RTT_NONE 以外の値に設定)、 ま たは DQS_BIAS = TRUE の場合、 HP I/O バン ク では VCCO 入
力電圧は 1.2V と な り ま す。 HR I/O バン ク で DQS_BIAS = FALSE の場合、 ま たは HP I/O バン ク で ODT = RTT_NONE の場合、 VCCO 入力
電圧は許容範囲内の電圧 と な り ます。
5. MIPI_DPHY_DCI I/O 規格は、 Virtex UltraScale+ デバ イ ス、 Kintex UltraScale+ デバ イ ス、 お よ び Zynq UltraScale+ MPSoC でのみサポー ト さ
れてい ます。
6. VCCO 電圧が 2.85V を超え た場合、 出力は ト ラ イ ス テー ト にな り ます。 デバ イ ス は、 UltraScale デバ イ ス のデー タ シー ト [参照 2] で指定 さ
れた推奨動作範囲内で常に動作す る 必要があ り ます。
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第 1 章 : SelectIO リ ソ ース
表 1-78 に、 各 I/O 規格について、 DRIVE お よ び SLEW 属性のオプシ ョ ン、 双方向バ ッ フ ァ ーの使用可否、 DCI 終端
の タ イ プ を示 し ます。
表 1-78 : 属性のオプ シ ョ ン、 双方向バ ッ フ ァ ーの使用可否、 DCI 終端の タ イ プ
I/O 規格
出力スルー
出力 ド ラ イ ブ
I/O
双方向
バン ク HR I/O バン ク HP I/O バン ク HR I/O バン ク HP I/O バン ク バ ッ フ ァ ー
(1)
タ イプ
デフ ォ
デフ ォ
デフ ォ
デフ ォ
許容値
ルト
許容値
ルト
許容値
ルト
許容値
終端の タ イ プ (2)
入力
出力(3)
ルト
LVTTL
HR
SLOW
SLOW
FAST
LVCMOS33
HR
SLOW
SLOW
FAST
N/A
4、 8、
12、 16
12
N/A
あり
なし
なし
LVCMOS25
HR
SLOW
SLOW
FAST
N/A
4、 8、
12、 16
12
N/A
あり
なし
なし
LVCMOS18
両方
SLOW
SLOW
SLOW MEDIUM SLOW 4、 8、
FAST
12、 16
FAST
12
2、 4、
6、 8、
12
12
あり
なし
なし
LVCMOS15
両方
SLOW
SLOW
SLOW MEDIUM SLOW 4、 8、
FAST
12、 16
FAST
12
2、 4、
6、 8、
12
12
あり
なし
なし
LVCMOS12
両方
SLOW
SLOW
SLOW MEDIUM SLOW 4、 8、
FAST
12
FAST
12
2、 4、
6、 8
12
あり
なし
なし
HSUL_12
両方
SLOW
SLOW
SLOW MEDIUM SLOW
FAST
FAST
N/A
N/A
あり
単一(4)
ドライ
バー (4)
LVDCI_18
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
なし
ドライ
バー
LVDCI_15
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
なし
ドライ
バー
HSUL_12_DCI
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
単一
ドライ
バー
HSLVDCI_18
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
なし
ドライ
バー
HSLVDCI_15
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
なし
ドライ
バー
N/A
4、 8、
12、 16
12
N/A
あり
なし
なし
HSTL_I
両方
SLOW
SLOW
SLOW MEDIUM SLOW
FAST
FAST
N/A
N/A
あり
分割
ドライ
バー
HSTL_II
HR
SLOW
SLOW
FAST
N/A
N/A
N/A
あり
分割
なし
HSTL_I_DCI
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
分割
ドライ
バー
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第 1 章 : SelectIO リ ソ ース
表 1-78 : 属性のオプ シ ョ ン、 双方向バ ッ フ ァ ーの使用可否、 DCI 終端の タ イ プ (続き)
I/O 規格
出力スルー
出力 ド ラ イ ブ
I/O
双方向
HR I/O バン ク HP I/O バン ク HR I/O バン ク HP I/O バン ク バ ッ フ ァ ー
バン ク
(1)
タ イプ
デフ ォ
デフ ォ
デフ ォ
デフ ォ
許容値
ルト
許容値
ルト
許容値
ルト
許容値
終端の タ イ プ (2)
入力
出力(3)
ルト
SLOW
SLOW
SLOW MEDIUM SLOW
FAST
FAST
N/A
N/A
あり
分割
ドライ
バー
HR
SLOW
SLOW
FAST
N/A
N/A
あり
分割
なし
HSTL_I_DCI_18
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
分割
ドライ
バー
HSTL_I_12
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
分割
ドライ
バー
HSTL_I_DCI_12
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
分割
ドライ
バー
HSTL_I_18
両方
HSTL_II_18
N/A
SSTL18_I
両方
SLOW
SLOW
SLOW MEDIUM SLOW
FAST
FAST
N/A
N/A
あり
分割
ドライ
バー
SSTL18_II
HR
SLOW
SLOW
FAST
N/A
N/A
あり
分割
なし
SSTL15
両方
SLOW
SLOW
SLOW MEDIUM SLOW
FAST
FAST
N/A
N/A
あり
分割
ドライ
バー
SLOW
SLOW
FAST
N/A
N/A
あり
分割
なし
SLOW
SLOW
SLOW MEDIUM SLOW
FAST
FAST
N/A
N/A
あり
分割
ドライ
バー
SLOW
SLOW
FAST
N/A
N/A
あり
分割
なし
SLOW
SLOW
SLOW MEDIUM SLOW
FAST
FAST
N/A
N/A
あり
分割
ドライ
バー
SSTL15_R
SSTL135
SSTL135_R
SSTL12
HR
両方
HR
両方
N/A
N/A
N/A
SSTL18_I_DCI
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
分割
ドライ
バー
SSTL15_DCI
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
分割
ドライ
バー
SSTL135_DCI
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
分割
ドライ
バー
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第 1 章 : SelectIO リ ソ ース
表 1-78 : 属性のオプ シ ョ ン、 双方向バ ッ フ ァ ーの使用可否、 DCI 終端の タ イ プ (続き)
I/O 規格
出力スルー
出力 ド ラ イ ブ
I/O
双方向
バン ク HR I/O バン ク HP I/O バン ク HR I/O バン ク HP I/O バン ク バ ッ フ ァ ー
(1)
タ イプ
デフ ォ
デフ ォ
デフ ォ
デフ ォ
許容値
ルト
許容値
ルト
許容値
ルト
許容値
終端の タ イ プ (2)
入力
出力(3)
ルト
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
分割
ドライ
バー
両方
SLOW
SLOW
SLOW MEDIUM SLOW
FAST
FAST
N/A
N/A
あり
分割
ドライ
バー
DIFF_HSTL_II
HR
SLOW
SLOW
FAST
N/A
N/A
あり
分割
なし
DIFF_HSTL_I_18
両方
SLOW
SLOW
SLOW MEDIUM SLOW
FAST
FAST
N/A
N/A
あり
分割
ドライ
バー
DIFF_HSTL_II_18
HR
SLOW
SLOW
FAST
N/A
N/A
あり
分割
なし
SLOW
SLOW
SLOW MEDIUM SLOW
FAST
FAST
N/A
N/A
あり
分割
ドライ
バー
SLOW
SLOW
FAST
N/A
N/A
あり
分割
なし
SLOW
SLOW
SLOW MEDIUM SLOW
FAST
FAST
N/A
N/A
あり
分割
ドライ
バー
SLOW
SLOW
FAST
N/A
N/A
あり
分割
なし
SLOW
SLOW
SLOW MEDIUM SLOW
FAST
FAST
N/A
N/A
あり
分割
ドライ
バー
SLOW
SLOW
FAST
N/A
N/A
あり
分割
なし
SSTL12_DCI
HP
DIFF_HSTL_I
DIFF_SSTL18_I
両方
DIFF_SSTL18_II
HR
DIFF_SSTL15
DIFF_SSTL15_R
DIFF_SSTL135
DIFF_SSTL135_R
DIFF_SSTL12
DIFF_HSUL_12
両方
HR
両方
HR
N/A
N/A
N/A
N/A
N/A
N/A
両方
SLOW
SLOW
SLOW MEDIUM SLOW
FAST
FAST
N/A
N/A
あり
分割
ドライ
バー
両方
SLOW
SLOW
SLOW MEDIUM SLOW
FAST
FAST
N/A
N/A
あり
単一(4)
ドライ
バー (4)
DIFF_HSTL_I_DCI
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
分割
ドライ
バー
DIFF_HSTL_I_DCI
_18
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
分割
ドライ
バー
DIFF_SSTL18_I_
DCI
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
分割
ドライ
バー
UltraScale アーキテ ク チ ャ SelectIO リ ソ ース
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128
第 1 章 : SelectIO リ ソ ース
表 1-78 : 属性のオプ シ ョ ン、 双方向バ ッ フ ァ ーの使用可否、 DCI 終端の タ イ プ (続き)
I/O 規格
出力スルー
出力 ド ラ イ ブ
I/O
双方向
HR I/O バン ク HP I/O バン ク HR I/O バン ク HP I/O バン ク バ ッ フ ァ ー
バン ク
(1)
タ イプ
デフ ォ
デフ ォ
デフ ォ
デフ ォ
許容値
ルト
許容値
ルト
許容値
ルト
許容値
終端の タ イ プ (2)
入力
出力(3)
ルト
DIFF_SSTL15_DCI
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
分割
ドライ
バー
DIFF_SSTL135_D
CI
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
分割
ドライ
バー
DIFF_SSTL12_DCI
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
分割
ドライ
バー
DIFF_HSUL_12_
DCI
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
単一
ドライ
バー
BLVDS_25
HR
N/A
N/A
N/A
N/A
あり
LVDS_25
HR
N/A
N/A
N/A
N/A
なし
なし
あ
り (5)
なし
なし
り (5)
なし
なし
RSDS_25
HR
N/A
N/A
N/A
N/A
あ
TMDS_33
HR
N/A
N/A
N/A
N/A
あ り (5)
なし
なし
MINI_LVDS_25
HR
N/A
N/A
N/A
N/A
あ り (5)
なし
なし
PPDS_25
HR
N/A
N/A
N/A
N/A
あ
り (5)
なし
なし
あ
り (5)
なし
なし
LVDS
HP
N/A
N/A
N/A
N/A
LVPECL
HR
N/A
N/A
N/A
N/A
なし
なし
なし
SLVS_400_18
HP
N/A
N/A
N/A
N/A
なし
なし
なし
SLVS_400_25
HR
N/A
N/A
N/A
N/A
なし
なし
なし
なし
なし
両方
N/A
N/A
N/A
N/A
DIFF_HSTL_I_12
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
分割
ドライ
バー
DIFF_POD10
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
単一
ドライ
バー
DIFF_POD12
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
単一
ドライ
バー
DIFF_HSTL_I_DC
I_12
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
分割
ドライ
バー
DIFF_POD10_DCI
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
単一
ドライ
バー
SUB_LVDS
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あ
り (5)
129
第 1 章 : SelectIO リ ソ ース
表 1-78 : 属性のオプ シ ョ ン、 双方向バ ッ フ ァ ーの使用可否、 DCI 終端の タ イ プ (続き)
I/O 規格
出力スルー
出力 ド ラ イ ブ
I/O
双方向
バン ク HR I/O バン ク HP I/O バン ク HR I/O バン ク HP I/O バン ク バ ッ フ ァ ー
(1)
タ イプ
デフ ォ
デフ ォ
デフ ォ
デフ ォ
許容値
ルト
許容値
ルト
許容値
ルト
許容値
終端の タ イ プ (2)
入力
出力(3)
ルト
DIFF_POD12_DCI
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
単一
ドライ
バー
POD10
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
単一
ドライ
バー
POD12
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
単一
ドライ
バー
POD10_DCI
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
単一
ドライ
バー
POD12_DCI
HP
N/A
SLOW
MEDIUM SLOW
FAST
N/A
N/A
あり
単一
ドライ
バー
HP(6)
N/A
N/A
N/A
なし
N/A
ドライ
バー
MIPI_DPHY_DCI
FAST
SLOW
注記 :
1. 「双方向バ ッ フ ァ ー」 の列は、 I/O 規格が双方向信号を使用 し てい る か ど う かを示 し てい ます。
2. 「終端 タ イ プ」 の列は、 DCI I/O 規格で使用可能な終端の種類を示 し てい ます。 「分割」 は、 分割終端抵抗を意味 し ます。 「シ ン グル」 は、
VCCO のシ ン グル抵抗終端を意味 し ます。
3. こ の列の 「 ド ラ イ バー」 の値は、 HP I/O バン ク にのみ適用 さ れます。
4. HP I/O バン ク については INTERM = シ ン グルお よ び OUTTERM = ド ラ イ バーで、 HR I/O バン ク については INTERM = な し お よ び
OUTTERM = な し です。
5. こ れ ら の I/O 規格の双方向 コ ン フ ィ ギ ュ レ ーシ ョ ン は、 100Ω 差動に最適化 さ れた固定 イ ン ピ ーダ ン ス 構造です。 こ れは タ ーン ア ラ ウ
ン ド タ イ ム要件がないポ イ ン ト ツー ポ イ ン ト 伝送でのみ使用す る こ と を前提 と し てい ま す。 バ ス 構造には、 BLVDS_25 を使用 し て く
だ さ い。
6. MIPI_DPHY_DCI 規格は、 Virtex UltraScale+ デバ イ ス、 Kintex UltraScale+ デバ イ ス、 お よ び Zynq UltraScale+ MPSoC でのみサポー ト さ
れてい ます。
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130
第 1 章 : SelectIO リ ソ ース
同時ス イ ッ チ出力
パ ッ ケージの イ ン ダ ク タ ン ス に よ り 、各デバ イ ス/パ ッ ケージでサポー ト さ れ る 同時ス イ ッ チ出力 (SSO) 数は制限 さ れ
ます。 高速で高駆動の出力を使用す る 場合は特に制限 さ れます。 高速で高駆動の出力は、 アプ リ ケーシ ョ ン で必要な
場合にのみ使用 し て く だ さ い。
SSN 予測 ツ ール を 利用す る こ と に よ っ て、 ピ ン ( ビ ク テ ィ ム) お よ びデザ イ ン 内のその他すべて の ピ ン (ア グ レ ッ
サー ) の情報に基づい て、 デザ イ ン の各 I/O ピ ン におけ る ノ イ ズ マージ ン値 を解析で き ま す。 こ の ツールは、 I/O
ピ ン の位置、 I/O 規格、 ス ルー レ ー ト 、 お よ び使用 さ れ る 終端を考慮 し 、 こ れ ら の特性に基づいた各 ピ ン の ノ イ ズ
マージ ン値を示 し ま す。 ノ イ ズ マージ ン には、 ボー ド ト レ ー ス ク ロ ス ト ー ク やボー ド イ ン ピーダ ン ス の不連続性
に よ る 反射な ど のシ ス テ ム レ ベルの特性は含 ま れ ま せん。
多数の出力が同時に同 じ 方向へス イ ッ チす る と 、 グ ラ ン ド ま たは電源バ ウ ン ス が生 じ ます。 出力駆動 ト ラ ン ジ ス タ は
すべての電流を同相レールへ誘導 し ます。 Low か ら High への遷移は VCCO レールへ接続 し 、 High か ら Low への遷移
は GND レールへ接続 し ます。 その結果、 過渡電流が蓄積 し 、 内部グ ラ ン ド レベル と 外部グ ラ ン ド レベル間、 ま たは
内部 と 外部 VCCO レベル間に存在す る イ ン ダ ク タ ン ス に電圧差を も た ら し ます。 イ ン ダ ク タ ン ス は、 バンプ、 ダ イ の
配線、 パ ッ ケージの配線、 ボール イ ン ダ ク タ ン ス に関連 し てい ます。 SSO に よ っ て引 き 起 こ さ れ る 電圧は、 結果 と
し て内部ス イ ッ チン グ ノ イ ズ マージ ンに影響を及ぼ し 、 信号の質が低下 し ます。
SSN 予測ツールの結果は、 デバ イ ス が PCB にはんだ付け さ れ、 ボー ド は健全かつ実践的なデザ イ ン を使用 し てい る
こ と が前提 と な り ます。 ソ ケ ッ ト に実装 さ れてい る デバ イ ス の場合、 ソ ケ ッ ト に よ っ て余分に BGA ボール イ ン ダ ク
タ ン ス が生 じ る ため、 こ の ノ イ ズ マージ ン値は適用で き ません。
SSO の影響を低減する ピ ン配置
重要 : デザ イ ン の ピ ン を配置す る 場合、 影響力の強い出力や SSO は、 影響を受けやすい入力や出力 (特に非同期入
力) か ら 遠ざ け る よ う な I/O ピ ン配置が重要です。
HSTL や SSTL の ク ラ ス II バージ ョ ン、 PCI™ 関連、 駆動電流が 8mA 以上の LVCMOS や LVTTL が影響力の強い出力
と な り ます。 影響を受けやすい入力や出力は ノ イ ズに対する マージ ンが小 さ く な る 傾向があ り 、 高速信号やパ ラ レル
レ シーバー終端に よ っ て振幅が削減 さ れ る 信号がそれに該当 し ます。 局部的な SSO ノ イ ズは信号の接近度に依存す
る ため、 パ ッ ケージ ソ ルダー ボールに基づいて信号を分散 さ せ る こ と が重要です。 SSO に よ る 潜在的な ノ イ ズ を さ
ら に削減す る には、 出力を 1 箇所に集中 さ せずに、 分散 さ せて配置す る 必要があ り ます。 1 つのバン ク 内にあ る SSO
は、 で き る だけそのバン ク 内で分散 さ せ る よ う に し て く だ さ い。 可能な場合には常に SSO を複数バン ク に分散 さ せ
て く だ さ い。
Vivado Design Suite の フ ロ ア プ ラ ン 機能に よ り 、 SSO の影響 を 回避す る よ う に ピ ン 配置 を 行 う こ と が で き ま す。
[Package] ウ ィ ン ド ウ のパ ッ ケージ ピ ン を ク リ ッ ク す る と 、[Device] ウ ィ ン ド ウ の該当す る IOB がハ イ ラ イ ト さ れ ま
す。 こ れ ら の IOB サ イ ト タ イ プがダ イ パ ッ ド を表 し 、 ダ イ エ ッ ジ周辺の相対的な物理位置を示 し ま す。 フ ロ アプ
ラ ン ツールを利用す る こ と で、 高度な ピ ン配置機能を使用 し て ピ ン のダ イ パ ッ ド を分離で き ま す。 こ れは、 影響力
の強い出力や SSO を含むダ イ パ ッ ド を、 影響を受けやすい入力や出力か ら 分離す る こ と で実現 し ま す。 SSO の影響
は、 仮想 GND ピ ンや仮想 VCCO ピ ン を追加す る こ と で も 最小限に抑え る こ と がで き ま す。 仮想 GND の作成には、
最大の駆動電流で ロ ジ ッ ク 0 に駆動す る 出力ピ ン を定義 し 、 こ の ピ ン を ボー ド の GND に接続 し ます。 同様に、 仮想
VCCO ピ ン の作成には、 最大の駆動電流で ロ ジ ッ ク 1 に駆動す る 出力ピ ン を定義 し 、 こ の ピ ン を ボー ド の VCCO へ接
続 し ま す。
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第 2章
SelectIO ロ ジ ッ ク リ ソ ース
バン クの概要
各 I/O バン ク には 52 本の ピ ンがあ り 、 適切なシ ン グルエン ド 規格を使用する 入力/出力/双方向の動作が可能です。 こ
れ ら のバン ク は、 HR (High Range) I/O バン ク ま たは HP (High Performance) I/O バン ク のいずれかにな り ます。 こ れ ら
の ピ ンの う ち最大 48 本は HR I/O バン ク ま たは HP I/O バン ク に適 し た信号を使用する 24 組の差動信号ピ ン と し て コ
ン フ ィ ギ ュ レーシ ョ ンで き ます。 各シ ン グルエン ド ピ ンに使用 さ れ る ロ ジ ッ ク は BITSLICE と 呼ばれてい る ため、 こ
のユーザー ガ イ ド では、 差動ピ ン ペアに関 し ては、 _P ピ ンに対 し てマ ス タ ー BITSLICE、 _N ピ ンに対 し て ス レーブ
BITSLICE と 表現 し てい ます。
図 2-1 に各バン ク の概要図を示 し ます。入力/出力制御ブ ロ ッ ク BITSLICE は、旧世代のザ イ リ ン ク ス デバ イ ス の よ う
に コ ン ポーネ ン ト プ リ ミ テ ィ ブ を使用 し てプ ロ グ ラ ムで き ますが、 最高性能が必要な場合にはネ イ テ ィ ブ PHY プ リ
ミ テ ィ ブ を用いてプ ロ グ ラ ムす る こ と も 可能です。 こ の章では、 こ の 2 つの方法について説明 し ます。
X-Ref Target - Figure 2-1
,QSXW2XWSXW
&RQWURO/RJLF
%\WH*URXS
00&0
,QWHUFRQQHFW
%\WH*URXS
,2%VSHU%DQN
%\WH*URXS
3//
%\WH*URXS
3//
8*BFBB
図 2-1 : バン クの概要
各バン ク は 4 つのバ イ ト グループに分割 さ れてお り 、 各グループには 13 本の I/O ピ ンがあ り ます (図 2-1)。 各バ イ ト
グループは、 さ ら に 2 つのニブル グループに分割 さ れてい ます (図 2-2)。 ト ラ イ ス テー ト 制御の BITSLICE ブ ロ ッ ク
お よ び上位/下位ニブル制御ブ ロ ッ ク は、 ネ イ テ ィ ブ モー ド を使用 し た場合のみ重要です。 詳細は、 各関連セ ク シ ョ
ンで説明 し ます。 BITSLICE 12 はシ ン グルエン ド 信号に し か使用で き ませんが、 その他すべての BITSLICE がシ ン グ
ルエン ド ま たは差動信号に使用可能です。BITSLICE でシ ン グルエン ド ク ロ ッ ク を使用する 場合は BITSLICE 0 を、差
動 ク ロ ッ ク は BITSLICE 0 と 1 を使用す る 必要があ り ます。 その他の ピ ンは、 『UltraScale アーキ テ ク チ ャ ク ロ ッ キ ン
グ リ ソ ース ユーザー ガ イ ド 』 (UG572) [参照 9] で説明 さ れてい る と お り 、 グ ロ ーバル ク ロ ッ キ ン グ リ ソ ースへア ク
セ スす る 必要があ る ク ロ ッ ク に使用で き ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
X-Ref Target - Figure 2-2
%,76/,&(
%,76/,&(
%,76/,&(
%,76/,&(
6LQJOH(QGHG,2%
RU'LIIHUHQWLDO,2%
SHU8SSHU1LEEOH
%,76/,&(VWDWH
8SSHU1LEEOH
&RQWURO
%,76/,&(
%,76/,&(
%,76/,&(
%,76/,&(
%,76/,&(
6LQJOH(QGHG,2%
RU'LIIHUHQWLDO,2%
SHU/RZHU1LEEOH
%,76/,&(
%,76/,&(VWDWH
/RZHU1LEEOH
&RQWURO
%,76/,&(
%,76/,&(
%,76/,&(
8*BFBB
図 2-2 : バイ ト グループの概要
中央にあ る 2 つのバ イ ト グループ (1 お よ び 2) には、 それぞれに 2 つの ク ロ ッ ク 兼用入力ピ ン (ま たはピ ン ペア) が
あ り 、 バ イ ト グループに ク ロ ッ ク を供給する ために使用 し た り 、 ク ロ ッ ク 管理機能の MMCM ( ミ ッ ク ス ド モー ド ク
ロ ッ ク マネージ ャ ー ) ま たは PLL (位相 ロ ッ ク ループ) のいずれかを駆動する ために使用で き ます。 上下のバ イ ト グ
ループに も 、 それぞれに 2 つの ク ロ ッ ク 兼用入力ピ ン (ま たはピ ン ペア) があ り ますが、 それ ら はバ イ ト グループに
ク ロ ッ ク を供給す る ためであ り 、 MMCM や PLL は駆動で き ません。 ま た、 ク ロ ッ ク は上下方向のバ イ ト グループ を
カ ス ケー ド 接続で き ます。
コ ンポーネ ン ト モー ド
シ ン プルな レ ジ ス タ 付き入力および出力
BITSLICE 内の SDR 入力お よ び出力の レ ジ ス タ 格納は、 フ リ ッ プ フ ロ ッ プ プ リ ミ テ ィ ブ を、 フ リ ッ プ フ ロ ッ プ イ ン
ス タ ン ス に適用 さ れ る IOB = TRUE 制約 と 共に使用 し て実行 さ れます。 直接 イ ン ス タ ン シエー ト 、 ま たは合成で推論
で き ます。 適用可能なエ レ メ ン ト は次の と お り です。
•
FDCE - ク ロ ッ ク イ ネーブル と 非同期 ク リ ア を備え た フ リ ッ プ フ ロ ッ プ
•
FDPE - ク ロ ッ ク イ ネーブル と 非同期プ リ セ ッ ト を備えた フ リ ッ プ フ ロ ッ プ
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
•
FDRE - ク ロ ッ ク イ ネーブル と 同期 リ セ ッ ト を備え た フ リ ッ プ フ ロ ッ プ
•
FDSE - ク ロ ッ ク イ ネーブル と 同期セ ッ ト を備え た フ リ ッ プ フ ロ ッ プ
IDDRE1
UltraScale™ デバ イ ス の場合、 BITSLICE 内に入力 DDR レ ジ ス タ を イ ンプ リ メ ン ト す る ための専用レ ジ ス タ があ り ま
す。 こ の機能は、 IDDRE1 プ リ ミ テ ィ ブ を イ ン ス タ ン シエー ト し て使用 し ます。 IDDRE1 プ リ ミ テ ィ ブがサポー ト す
る 動作モー ド は次の と お り です。
•
OPPOSITE_EDGE
•
SAME_EDGE
•
SAME_EDGE_PIPELINED
SAME_EDGE お よ び SAME_EDGE_PIPELINED モー ド の場合、 立ち下が り エ ッ ジ デー タ を BITSLICE 内の立ち上が
り エ ッ ジ ド メ イ ンへ移動で き る ため、 コ ン フ ィ ギ ャ ラ ブル ロ ジ ッ ク と ク ロ ッ ク リ ソ ース を節約 し て性能を向上 さ せ
る こ と がで き ます。 こ れ ら のモー ド は、 DDR_CLK_EDGE 属性で指定 し ます。 次のセ ク シ ョ ン では、 各モー ド につい
て説明 し ます。
OPPOSITE_EDGE モー ド
従来型の入力 DDR ソ リ ュ ーシ ョ ンであ る OPPOSITE_EDGE モー ド は、 ILOGIC ブ ロ ッ ク のシ ン グル入力を使用 し て
実行 し ます。 デー タ は、 ク ロ ッ ク の立ち上が り エ ッ ジで出力 Q1、 そ し て ク ロ ッ ク の立ち下が り エ ッ ジで出力 Q2 を介
し てデバ イ ス ロ ジ ッ ク に現れます。 こ の構造は 7 シ リ ーズ FPGA イ ンプ リ メ ン テーシ ョ ン と 類似 し てい ます。 図 2-3
に、 OPPOSITE_EDGE モー ド を使用す る 入力 DDR の タ イ ミ ン グ図を示 し ます。
X-Ref Target - Figure 2-3
&
&%
'
'
'
4
'
'
'
'
'
'
4
'
'
'
'
'
'
'
'
'
'
'
'
'
'
'
'
'
'
'
8*BFBB
図 2-3 : OPPOSITE_EDGE モー ド の入力 DDR タ イ ミ ング
SAME_EDGE モー ド
SAME_EDGE モー ド の場合、デー タ は同 じ ク ロ ッ ク エ ッ ジでデバ イ ス ロ ジ ッ ク に現れます。図 2-4 に、SAME_EDGE
モー ド を使用す る 入力 DDR の タ イ ミ ン グ図を示 し ます。 出力ペア Q1 と Q2 は、 (0) と (1) ではない こ と が確認で き ま
す。 その代わ り に、 Q1 (0) と Q2 (don’t care) ペアが最初に現れ、 次の ク ロ ッ ク サ イ ク ルで (1) と (2) ペアが現れます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
X-Ref Target - Figure 2-4
&
&%
'
'
'
4
'
'
'
4
'
'
'
'
'
'
'
'
'
'
'
'
'
'
'
'
'
'
'
'
'
'
8*BFBB
図 2-4 : SAME_EDGE モー ド の入力 DDR タ イ ミ ング
SAME_EDGE_PIPELINED モー ド
SAME_EDGE_PIPELINED モ ー ド の 場合、 デー タ は 同 じ ク ロ ッ ク エ ッ ジ で デ バ イ ス ロ ジ ッ ク に 現 れ ま す。
SAME_EDGE モー ド と 異な り 、デー タ ペアに 1 ク ロ ッ ク サ イ ク ル分のずれは生 じ ません。ただ し 、SAME_EDGE モー
ド で生 じ る ずれを調整す る には、 追加 ク ロ ッ ク レ イ テ ン シが必要です。 図 2-5 に、 SAME_EDGE_PIPELINED モー ド
を使用す る 入力 DDR の タ イ ミ ン グ図を示 し ます。 出力ペア Q1 と Q2 は、 同 じ タ イ ミ ン グでデバ イ ス ロ ジ ッ ク に現
れます。
X-Ref Target - Figure 2-5
&
&%
'
'
'
'
'
'
'
'
'
'
'
'
'
'
'
4
'
'
'
'
'
'
4
'
'
'
'
'
'
8*BFBB
図 2-5 : SAME_EDGE_PIPELINED モー ド の入力 DDR の タ イ ミ ン グ図
図 2-6 に IDDRE1 のブ ロ ッ ク 図を示 し ます。
X-Ref Target - Figure 2-6
'
4
4
&%
,''5(
&
5
8*BFBB
図 2-6 : IDDRE1 プ リ ミ テ ィ ブのブ ロ ッ ク 図
IDDRE1 ポー ト
表 2-1 に IDDRE1 のポー ト を示 し ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-1 : IDDRE1 のポー ト
I/O
ポー ト
説明
Q1、 Q2
出力
IDDRE1 レ ジ ス タ の出力。
C
入力
ク ロ ッ ク 入力ピ ン。
CB
入力
反転 ク ロ ッ ク 入力ピ ン。
D
入力
IOB か ら の レ ジ ス タ 入力。
R
入力
非同期の リ セ ッ ト ピ ン。
IDDRE1 の属性
表 2-2 に IDDRE1 のポー ト を示 し ます。
表 2-2 : IDDRE1 の属性
属性
値
デ フ ォル ト
タ イプ
説明
DDR_CLK_EDGE
OPPOSITE_EDGE
SAME_EDGE
SAME_EDGE_PIPELINED
OPPOSITE_EDGE
文字列
ク ロ ッ ク エ ッ ジ に関 し て
IDDRE1 動作モー ド を 設定
する。
ODDRE1
UltraScale デバ イ ス には、 前世代 FPGA デバ イ ス と 同様、 出力 DDR レ ジ ス タ を イ ンプ リ メ ン ト す る ための レ ジ ス タ が
BITSLICE 内にあ り ます。 こ の機能は、 ODDRE1 プ リ ミ テ ィ ブを イ ン ス タ ン シエー ト し て使用 し ます。 ODDRE1 を使
用中、 DDR マルチプ レ ク サー処理は自動的に実行 さ れます。 マルチプ レ ク サーを手動で制御す る 必要はあ り ません。
こ の制御は ク ロ ッ ク で行われます。
ODDRE1 プ リ ミ テ ィ ブは、 SAME_EDGE モー ド のみサポー ト し ます。 こ のモー ド を使用す る と 、 ODDRE1 ク ロ ッ ク
の立ち上が り エ ッ ジで、 ODDRE1 プ リ ミ テ ィ ブの両方のデー タ 入力を同時に取得で き る よ う にな る ため、 CLB や ク
ロ ッ ク リ ソ ース を節約 し て性能を向上 さ せる こ と がで き ます。 ま た、 こ のモー ド は ト ラ イ ス テー ト 制御で も サポー ト
さ れてい ます。 図 2-7 に出力 DDR の タ イ ミ ン グ図を示 し ます。
?UltraScale ??????? ?????? ???? ???? ???? (UG572)7 series7 series
X-Ref Target - Figure 2-7
&
'
'
'
'
'
'
'
'
'
'
'
'
4
'
'
'
'
'
'
'
'
8*BFBB
図 2-7 : 出力 DDR の タ イ ミ ン グ
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
図 2-8 に ODDRE1 プ リ ミ テ ィ ブのブ ロ ッ ク 図を示 し ます。
X-Ref Target - Figure 2-8
'
4
'
2''5(
&
65
8*BFBB
図 2-8 : ODDRE1 プ リ ミ テ ィ ブのブ ロ ッ ク図
ODDRE1 のポー ト
表 2-3 に ODDRE1 のポー ト を示 し ます。
表 2-3 : ODDRE1 のポー ト
I/O
ポー ト
説明
Q
出力
ODDRE1 レ ジ ス タ 出力
C
入力
ク ロ ッ ク 入力ピ ン
D1、 D2
入力
ODDRE1 レ ジ ス タ 入力
SR
入力
非同期セ ッ ト / リ セ ッ ト
ODDRE1 の属性
表 2-4 に ODDRE1 の属性を示 し ます。
表 2-4 : ODDRE1 の属性
属性
SRVAL
値
デ フ ォル ト
タ イプ
0 ま たは 1
0
10 進数
説明
リ セ ッ ト 後の Q 出力の値。
シ リ ア ラ イ ズ さ れる ト ラ イ ス テー ト を用いた ODDR
UltraScale アーキ テ ク チ ャ ベース デバ イ ス の ODDRE1 ソ リ ュ ーシ ョ ンは、 シ ン グル (図 2-9) ト ラ イ ス テー ト ソ ース
お よ びシ リ ア ラ イ ズ さ れ る (図 2-10) ト ラ イ ス テー ト ソ ース の両方をサポー ト し ます。
シ ン グル ト ラ イ ス テー ト ソ リ ュ ーシ ョ ン では、 ト ラ イ ス テー ト を駆動す る フ リ ッ プ フ ロ ッ プが内部 ロ ジ ッ ク に配置
さ れ、ODDRE1 が BITSLICE サ イ ト に配置 さ れます。 ト ラ イ ス テー ト フ リ ッ プ フ ロ ッ プ も ODDRE1 と 同 じ BITSLICE
サ イ ト に配置す る には、 ト ラ イ ス テー ト D1 お よ び D2 入力を共に共通の ト ラ イ ス テー ト に接続する よ う 、 図 2-10 に
示す配置を変更で き ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
図 2-10 に、 シ リ ア ラ イ ズ さ れ る ODDRE1 回路を示 し ます。 イ ンプ リ メ ン テーシ ョ ン ツールが こ の回路を、 目的の機
能をサポー ト す る 単一の OSERDESE3 イ ン ス タ ン ス に変換で き る よ う にす る ため、両 ODDRE1 の SR ピ ンお よ び C ピ
ン が共通の ソ ー ス に接続 し てい る 必要が あ り ま す。 前述の回路 (ODDRE1 プ リ ミ テ ィ ブ を使用) が推奨 さ れ ま すが、
「OSERDESE3」 では、 前述の回路を実現する 別の方法を示 し てい ます。
X-Ref Target - Figure 2-9
7UL
' 4
&(
& )'
,1,7 '>@
2''5(
'
'
4
7
,
2
2%8)7
65
&ORFN
2
&
8*BFBB
図 2-9 : 内部ロ ジ ッ ク の ト ラ イ ス テー ト フ リ ッ プ フ ロ ッ プ を用いた ODDR
X-Ref Target - Figure 2-10
7>@
2''5(
'
'
4
65
65
&
2''5(
'
'
4
'>@
65
&ORFN
7
,
2
2
2%8)7
&
8*BFBB
図 2-10 : ODDR でシ リ ア ラ イ ズ さ れる ト ラ イ ス テー ト を用いた ODDR
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
ISERDESE3
入力デシ リ ア ラ イ ズの実行には ISERDESE3 エ レ メ ン ト を利用で き ます。 UltraScale デバ イ ス の ISERDESE3 は、 高速
ソ ー ス 同期アプ リ ケーシ ョ ン の実現を促進す る ために設計 さ れた ク ロ ッ キ ン グ機能 と ロ ジ ッ ク 特性を備え た シ リ ア
ル/パ ラ レル コ ンバー タ ーです。 ISERDESE3 を使用す る こ と に よ っ て、 デバ イ ス ロ ジ ッ ク にデシ リ ア ラ イ ザーを設計
す る 場合に直面す る 複雑な タ イ ミ ン グ問題を回避で き ます。
ISERDESE3 は SDR デー タ キ ャ プチ ャ の場合に入力信号を 2 ま たは 4、
DDR デー タ キ ャ プチ ャ の場合に 4 ま たは 8 でシ リ ア ラ イ ズで き ます。 SDR モー ド で使用す る 場合、 有効な出力は 1
つお き のデー タ 出力ピ ン を使用 し ます。 た と えば、 SDR ク ロ ッ ク を使用 し て 1:4 デシ リ ア ラ イ ザー と し て使用す る 場
合は、 デー タ 幅を 8 に設定 し 、 Q0、 Q2、 Q4、 お よ び Q6 か ら デー タ を受信 し ます。 表 2-5 に、 使用す る SerDes 出力
ピ ンの詳細お よ び DATA_WIDTH 属性に適用する 値を示 し ます。
ヒ ン ト : ワ ー ド 内で最初に受信 さ れ る シ リ アル ビ ッ ト は Q0 です。
表 2-5 : SDR/DDR モー ド における ISERDESE3 出力の接続
SDR または
DDR
比率
ISERDESE3 へ適用する DATA_WIDTH 属性
使用する SerDes 出力のデー タ ビ ッ ト
DDR
1:8
8
Q7、 Q6、 Q5、 Q4、 Q3、 Q2、 Q1、 Q0
DDR
1:4
4
Q3、 Q2、 Q1、 Q0
SDR
1:8
N/A
SDR
1:4
8
Q6、 Q4、 Q2、 Q0
SDR
1:2
4
Q2、 Q0
N/A
その他のデシ リ ア ラ イ ズ比お よ び ワー ド ア ラ イ メ ン ト 方式は、追加 ロ ジ ッ ク リ ソ ース を使用 し て可能にな り ます。詳
細は、 『 ロ ジ ッ ク での Bitslip 機能』 (XAPP1208) [参照 10] を参照 し て く だ さ い。 ま た、 ISERDESE3 にはオプシ ョ ン で
ク ロ ッ ク ド メ イ ンの移動に使用で き る 深 さ が浅い 8 入力 FIFO も あ り ます。 こ の FIFO を使用 し ない場合は、 FIFO の
制 御 信 号 を GND へ 接 続 し て く だ さ い。 FIFO を 使 用 し た 場 合 の イ ン タ ー フ ェ イ ス は 非 常 に シ ン プ ル で す。
FIFO_EMPTY 信号が Low に ア サー ト さ れ る と 、 ロ ジ ッ ク が FIFO_RD_ENABLE を ア サー ト し 、 その 1 サ イ ク ル ク
ロ ッ ク 後に有効なデー タ が現れます。 図 2-11 に FIFO を使用す る 動作の タ イ ミ ン グ図を示 し ます。
X-Ref Target - Figure 2-11
),)2B5'B&/.
),)2B(037<
),)2B5'B(1$%/(
T
4
T
T
T
T
T
8*BFBB
図 2-11 : FIFO を使用する ISERDESE3 動作
ISERDESE3 のポー ト
表 2-6 に ISERDESE3 のポー ト を示 し ます。
表 2-6 : ISERDESE3 のポー ト
I/O
タ イプ
説明
CLK
入力
クロック
高速 ク ロ ッ ク 入力。 シ リ アル入力デー タ ス ト リ ームの ク ロ ッ
ク 信号。
CLK_B
入力
クロック
CLK 信号の反転。
ポー ト
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-6 : ISERDESE3 のポー ト (続き)
I/O
タ イプ
CLKDIV
入力
クロック
D
入力
デー タ
IOB ま たは ロ ジ ッ ク か ら のシ リ アル入力デー タ 。 CLK/CLK_B
に同期。
Q[7:0]
出力
デー タ
レ ジ ス タ 付 き 出 力。 FIFO_ENABLE
FIFO_RD_CLK に同期。
RST
入力
リ セッ ト
ア ク テ ィ ブ High の リ セ ッ ト 出力。 非同期信号。
FIFO_RD_CLK
入力
クロック
FIFO 読み出 し ク ロ ッ ク 。
FIFO_RD_EN
入力
イ ネーブル
FIFO_EMPTY
出力
INTERNAL_DIVCLK
出力
ポー ト
説明
低速の分周 ク ロ ッ ク 入力。
を 設定 し た 場合、
アサー ト さ れ る と FIFO の読み出 し が可能にな る 。
アサー ト さ れ る と 、 FIFO が空にな る こ と を示す。
クロック
予約
ISERDESE3 の属性
表 2-7 に ISERDESE3 の属性を示 し ます。
表 2-7 : ISERDESE3 の属性
属性
値
デ フ ォル ト
タ イプ
説明
DATA_WIDTH
4 ま たは 8
8
10 進数
シ リ ア ル/パ ラ レ ル コ ン バー タ ーの幅 を 指定
する。
FIFO_ENABLE
TRUE
FALSE
FALSE
文字列
TRUE の場合は FIFO を使用 し 、FALSE の場合
は FIFO をバ イ パ スする 。
文字列
FIFO 書 き 込み ク ロ ッ ク と FIFO 読み出 し ク
ロ ッ ク が共通の ソ ー ス か ら 供給 さ れ る 場合に
は TRUE に設定す る 。FIFO 書き 込み ク ロ ッ ク
と FIFO 読み出 し ク ロ ッ ク が別々の ク ロ ッ ク
ド メ イ ン か ら 供給 さ れ る 場合には FALSE に
設定す る 。
FIFO_SYNC_MODE
TRUE
FALSE
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FALSE
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OSERDESE3
出力シ リ ア ラ イ ズ の実行には、 OSERDESE3 プ リ ミ テ ィ ブ を 利用で き ま す。 UltraScale デバ イ ス の OSERDESE3 は、
ソ ー ス 同期な ど のア プ リ ケーシ ョ ン の イ ン プ リ メ ン テーシ ョ ン を容易にす る ク ロ ッ キ ン グ機能を備え た 4 ビ ッ ト ま
たは 8 ビ ッ ト パ ラ レル-シ リ アル コ ンバー タ ーです。 その他のシ リ アル-パ ラ レル変換係数が必要な場合は、 ODDRE1
プ リ ミ テ ィ ブ を使用す る か、 内部 ロ ジ ッ ク 内にギ アボ ッ ク ス を実装 し ます。
OSERDESE3 は SDR モー ド の場合に出力信号を 2 ま たは 4、 DDR モー ド の場合に 4 ま たは 8 でシ リ ア ラ イ ズで き ま
す。 SDR モー ド で使用す る 場合、 DATA_WIDTH 属性は任意の幅の 2 倍に設定 し 、 送信 さ れ る デー タ は一度に 2 つの
ピ ンへ適用 さ れ る 必要があ り ます。 図 2-12 を参照 し て く だ さ い。
OSERDESE3 は、 属性の設定に よ っ て、 ODDR ト ラ イ ス テー ト モー ド の ODDR で設定す る こ と も で き ます。 図 2-13
に、 OSERDESE3 入力を接続す る 方法を示 し ます。 こ のモー ド は、 「ODDRE1」 で説明 し た推奨 さ れ る ODDRE1 お よ
び ト ラ イ ス テー ト ODDR のセ ッ ト ア ッ プ と 同等です。
表 2-8 に、 可能な比率 と それ ら に使用す る 属性設定お よ び接続を示 し ます。
ヒ ン ト : すべての場合において SerDes 入力 D0 に適用 さ れ る デー タ は、 送信 さ れ る 最初のビ ッ ト と な り ます。
表 2-8 : SDR/DDR モー ド における OSERDESE3 出力の接続
SDR または
DDR
比率
OSERDESE3 へ適用する DATA_WIDTH 属性
SerDes へ接続するデー タ ビ ッ ト
DDR
8:1
8
D7、 D6、 D5、 D4、 D3、 D2、 D1、 D0
DDR
4:1
4
0、 0、 0、 0、 D3、 D2、 D1、 D0
SDR
8:1
N/A
SDR
4:1
8
D3、 D3、 D2、 D2、 D1、 D1、 D0、 D0
SDR
2:1
4
0、 0、 0、 0、 D1、 D1、 D0、 D0
N/A
X-Ref Target - Figure 2-12
'
'
'
'
'
'
'
'
'
'
'
'>@
24
&/.
7B287
&/.',9
567
7
26(5'(6(
'
&/.
&/.',9
8*BFBB
図 2-12 : SDR モー ド で使用 さ れる OSERDES
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
X-Ref Target - Figure 2-13
'
7
'
'
'
&(
65
&
'
'
&(
65
&
7
&/.',9
&
'
74
7B287
24
24
4
'
'
'
567 65
4
8*BFBB
図 2-13 : ト ラ イ ス テー ト ODDR レ ジ ス タ を用いた ODDR に強制 さ れた OSERDES
OSERDESE3 のポー ト
表 2-9 に OSERDESE3 のポー ト を示 し ます。
表 2-9 : OSERDESE3 のポー ト
ポー ト
I/O
説明
CLK
入力
高速 ク ロ ッ ク 入力
CLKDIV
入力
低速の分周 ク ロ ッ ク 入力
D[7:0]
入力
シ リ ア ラ イ ズ用のパ ラ レル デー タ 入力
OQ
出力
デー タ パ ス出力
RST
入力
ア ク テ ィ ブ High の リ セ ッ ト 出力。 非同期信号。
T_OUT
出力
IOB への ト ラ イ ス テー ト 制御出力
T
入力
内部 ロ ジ ッ ク か ら の ト ラ イ ス テー ト 入力。 T お よ び T_OUT 間の ト ラ イ ス テー ト の組
み合わせパ ス。
OSERDESE3 の属性
表 2-10 に OSERDESE3 の属性を示 し ます。
表 2-10 : OSERDESE3 の属性
属性
値
デフ ォル ト
タ イプ
DATA_WIDTH
4 ま たは 8
8
10 進数
INIT
1 ま たは 0
0
バイナ リ
TRUE、
FALSE
FALSE
文字列
ODDR_MODE
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説明
パ ラ レル-シ リ アル コ ンバー タ ーの幅を指定 し ます。
OSERDESE3 フ リ ッ プ フ ロ ッ プ を指定値に初期化 し ます。
図 2-13 に示す よ う に、 OSERDESE3 を強制的に、 ト ラ イ ス
テー ト ODDRE1 フ リ ッ プ フ ロ ッ プ を用い る ODDRE1 モー
ド に し ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-10 : OSERDESE3 の属性 (続き)
属性
値
デフ ォル ト
タ イプ
説明
OSERDES_D_BYPASS
TRUE、
FALSE
FALSE
文字列
選択 さ れ る デー タ パス を指定 し ます。 図 2-13 を参照 し て く
だ さ い。
OSERDES_T_BYPASS
TRUE、
FALSE
FALSE
文字列
選択 さ れ る ト ラ イ ス テー ト パ ス を指定 し ます。図 2-13 を参
照 し て く だ さ い。
IDELAYE3
ク ロ ッ ク 以外のすべての入力信号は IDELAYE3 プ リ ミ テ ィ ブ を使用 し て遅延で き 、 デバ イ ス ロ ジ ッ ク へ直接転送す
る か、 入力/出力 イ ン タ ー コ ネ ク ト (IOI) 内で シ ン グ ル デー タ レ ー ト (SDR) ク ロ ッ ク ま た はダ ブル デー タ レ ー ト
(DDR) ク ロ ッ ク を使用 し て シ ン プルな フ リ ッ プ フ ロ ッ プ ま たは入力 SerDes に レ ジ ス タ 格納で き ます。 IDELAYE3 を
使用 し て ク ロ ッ ク を遅延 さ せないで く だ さ い。 ク ロ ッ ク 生成には MMCM ま たは PLL を使用 し ます。
IDELAYE3 プ リ ミ テ ィ ブには、 最小値 1250ps/最大値 7600ps の 512 タ ッ プの遅延 ラ イ ンがあ り ます。 (UltraScale デー
タ シー ト [参照 2] の タ ッ プ精度を参照)。 個々の タ ッ プはキ ャ リ ブ レーシ ョ ン さ れ ません。 ただ し 、 固定値 (ps 単位)
を必要な タ ッ プ数に変換で き る よ う にす る ロ ジ ッ ク があ り ます。 こ の ロ ジ ッ ク は、 I/O 制御 ロ ジ ッ ク に組み込ま れて
い ます。
図 2-14 に IDELAYE3 プ リ ミ テ ィ ブ を示 し ます。
X-Ref Target - Figure 2-14
&$6&B,1
&$6&B5(7851
,'$7$,1
&$6&B287
'$7$287
&179$/8(287>@
&/.
(1B97&
'$7$,1
,1&
&(
/2$'
567
&179$/8(,1>@
,'(/$<(
8*BFBB
図 2-14 : IDELAYE3 プ リ ミ テ ィ ブ
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
IDELAYE3 のポー ト
表 2-11 に IDELAYE3 のポー ト を示 し ます。
表 2-11 : IDELAYE3 のポー ト
I/O
説明
CASC_RETURN
入力
ス レ ーブ ODELAYE3 の DATAOUT 出力か ら 返 っ て く る カ ス ケ ー ド 遅延値です。
CASC_RETURN ピ ンは、 ス レーブ ODELAYE3 か ら 返っ て く る カ ス ケー ド 遅延値の
入力です。 IDELAYE3 の CASC_RETURN は、 ス レ ーブ ODELAYE3 の DATAOUT
ポー ト に接続 し ます。
CASC_IN
入力
ス レーブ ODELAYE3 の CASC_OUT 出力か ら のカ ス ケー ド 遅延値です。 カ ス ケー ド
チ ェ ーン で IDELAYE3 を マ ス タ ー ODELAYE3 の CASC_OUT か ら の ス レーブ入力
カ ス ケー ド 遅延 と し て使用する 場合、 CASC_IN ピ ン を使用 し ます。
CASC_OUT
出力
カ ス ケ ー ド 内 の ODELAYE3 へ の カ ス ケ ー ド 遅延値 で す。 IDELAYE3 か ら
ODELAYE3 にカ ス ケー ド 接続す る 場合、 CASC_OUT ピ ン を使用 し ま す。 カ ス ケー
ド 接続では、 IDELAYE3 の CASC_OUT ポー ト を ODELAYE3 の CASC_IN に接続 し
ます。
CE
入力
遅延レ ジ ス タ ク ロ ッ ク の ク ロ ッ ク イ ネーブル信号です。
入力
LOAD、 CE、 お よ び INC のサンプ リ ン グに使用 さ れ る ク ロ ッ ク 信号です。
IDELAYE3 プ リ ミ テ ィ ブのすべての制御入力 (LOAD、 CE、 INC) は、 ク ロ ッ ク 入
力 (CLK) に同期 し ま す。 IDELAYE3 を VARIABLE ま た は VAR_LOAD に設定 し
た場合、 ク ロ ッ ク は必ず こ のポー ト に接続 し て く だ さ い。 CLK は ロ ーカル反転可
能で、 グ ロ ーバル ま たは リ ージ ョ ナル ク ロ ッ ク バ ッ フ ァ ーか ら 供給す る 必要があ
り ま す。 IDELAYE3 の CLK は、 ISERDESE3 の CLKDIV と 同 じ ク ロ ッ ク で あ る 必
要が あ り ま す。
入力
イ ン ク リ メ ン ト /デ ク リ メ ン ト 機能は、 イ ネーブル信号 (CE) で制御 さ れ ます。 こ の
イ ン タ ーフ ェ イ ス は、 IDELAYE3 が VARIABLE ま たは VAR_LOAD モー ド の場合に
のみ使用で き ます。 CE が High を維持 し てい る 間、 IDELAYE3 は 1 CLK サ イ ク ルご
と に 1 タ ッ プ分の イ ン ク リ メ ン ト ま たはデ ク リ メ ン ト を実行 し ます。 INC の ス テー
ト に よ り 、 IDELAYE3 の イ ン ク リ メ ン ト ま たはデ ク リ メ ン ト が決定 さ れます。 INC =
1 の と き イ ン ク リ メ ン ト 、 INC = 0 の と き デ ク リ メ ン ト し ます。 いずれの場合 も CLK
に同期 し ます。 CE が Low の場合、 INC の ス テー ト に関係な く IDELAYE3 を通過す
る 遅延は変化 し ません。 CE が High にな る と 、 ク ロ ッ ク の次の立ち上が り エ ッ ジか
ら イ ン ク リ メ ン ト /デ ク リ メ ン ト が開始 し ます。 CE が Low にな る と 、 ク ロ ッ ク の次
の立 ち 上が り エ ッ ジ で イ ン ク リ メ ン ト /デ ク リ メ ン ト が終了 し ま す。 VAR_LOAD
モー ド にあ る 場合、 ロ ー ド 動作の間、 CE を Low に保つ必要があ り ます。
IDELAYE3 プ リ ミ テ ィ ブのプ ロ グ ラ ム可能な遅延 タ ッ プは、 タ ッ プの最初ま たは最
後に戻 り ます。 つま り 、 遅延 タ ッ プの最後 ( タ ッ プ 512) に到達す る と 、 次の イ ン ク
リ メ ン ト 機能は タ ッ プ 0 に戻 り ます。 デ ク リ メ ン ト 機能について も 同様で、 タ ッ プ
0 に到達す る と タ ッ プ 512 に戻 り ます。
LOAD
入力
High の場合、 CNTVALUEIN か ら カ ウ ン タ 値を ロ ー ド し ます。
VARIABLE モー ド の場合、 IDELAYE3 の ロ ー ド ポー ト LOAD は、 IDELAY_VALUE
属性で設定 し た値を ロ ー ド し ま す。 VAR_LOAD モー ド の場合、 IDELAYE3 の ロ ー
ド ポ ー ト LOAD は、 CNTVALUEIN 属性 で 設定 し た 値 を ロ ー ド し ま す。
CNTVALUEIN[8:0] に現れ る 値が新 し い タ ッ プ値 と な り ます。 LOAD は入力 CLK 信
号に同期 し た ア ク テ ィ ブ High の信号です。
CNTVALUEIN[8:0]
入力
CNTVALUEIN ピ ン は、 ロ ー ド 可能な タ ッ プ値を動的に切 り 替え る 場合に使用 し ま
す。 CNTVALUEIN は、 必要な タ ッ プ数です。
CNTVALUEOUT[8:0]
出力
CNTVALUEOUT ピ ン は、 現在の タ ッ プ値を レ ポー ト す る ために使用 さ れ、 現在の
遅延に含まれ る タ ッ プ量を読み出 し ます。CNTVALUEOUT は、EN_VTC ピ ンが Low
の場合にのみサンプ リ ン グす る 必要があ り ます。
ポー ト
CLK
INC
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-11 : IDELAYE3 のポー ト (続き)
I/O
説明
DATAIN
入力
DATAIN 入力は遅延 ラ イ ンにア ク セ ス可能な イ ン タ ー コ ネ ク ト ロ ジ ッ ク で直接駆動
さ れ ま す。 こ のデー タ は、 DATAOUT ポー ト を介 し て IDELAY_VALUE で設定 さ れ
た遅延で イ ン タ ーコ ネ ク ト ロ ジ ッ ク へ戻 り ます。DATAIN は ロ ーカル反転可能です。
こ のデー タ は IOB へ送信で き ません。
IDATAIN
入力
IDATAIN 入力は関連する IOB に よ っ て駆動 さ れます。
DATAOUT
出力
2 つのデー タ 入力ポー ト か ら の遅延デー タ です。 DATAOUT は、 ILOGIC (IFD/IDDR)
お よ び ISERDESE3 を駆動 し ます。
RST
入力
RST ピ ン ( リ セ ッ ト ) は、 CLK に同期 し ます。 IDELAYE3 が リ セ ッ ト さ れ る と 、 遅延
は、 DELAY_VALUE 属性で指定 し た値に設定 さ れ ます。 IDELAYE3 の リ セ ッ ト は、
最初の リ セ ッ ト リ リ ース シーケ ン ス後に IDELAYCTRL.RDY ピ ンが High にな る ま
でアサー ト し ない よ う にす る 必要があ り ます。
EN_VTC
入力
EN_VTC : 電圧温度補正を有効に し ます。
• High : IDELAYCTRL を有効に し て、 VT に対 し て遅延定数を保持する 。
• Low : VT 補正機能が無効にな る 。
ポー ト
IDELAYE3 の属性
表 2-12 に IDELAYE3 の属性を示 し ます。
表 2-12 : IDELAYE3 の属性
属性
DELAY_SRC
CASCADE
DELAY_TYPE
DELAY_VALUE
REFCLK_FREQUENCY
設定可能な値
デ フ ォル ト
タ イプ
説明
DATAIN
IDATAIN
IDATAIN
文字列
詳細は、 「DELAY_SRC 属性」 を 参照 し て く だ
さ い。
NONE
MASTER
SLAVE_MIDDLE
SLAVE_END
NONE
文字列
詳細は、「CASCADE 属性」 を参照 し て く だ さ い。
文字列
DELAY_TYPE 属性は、使用す る 遅延の タ イ プ を
設 定 し ま す。 FIXED、 VARIABLE、 ま た は
VAR_LOAD のいずれか を 設定で き ま す。 詳細
は、 「遅延モー ド 」 を参照 し て く だ さ い。
FIXED
VAR_LOAD
VARIABLE
FIXED
0 – 1250 (TIME)
0 – 511 (COUNT)
0
10 進数
TIME モー ド : ピ コ 秒 (ps) で示 し た目標値
COUNT モー ド : タ ッ プで示 し た目標値
詳細は、 「DELAY_VALUE 属性」 を 参照 し て く
だ さ い。
200.0 ～ 800.0
300.0
float 型の有効
数字 1 桁
REFCLK_FREQUENCY 属性 は、 IDELAYCTRL
の基準 ク ロ ッ ク の周波数を MHz 単位で指定 し
ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-12 : IDELAYE3 の属性 (続き)
属性
設定可能な値
デ フ ォル ト
タ イプ
説明
DELAY_FORMAT
TIME
COUNT
TIME
文字列
TIME に設定 さ れてい る 場合は、
DELAY_VALUE の 値 ( ピ コ 秒) が 指定 さ れ て
REFCLK_FREQUENCY に キ ャ リ ブ レ ーシ ョ ン
さ れます。
COUNT に設定 し た 場合、 初期 タ ッ プ設定は、
DELAY_VALUE で指定し た タ ッ プ数にな り ます。
タ ッ プは PVT の影響を受けて変動す る ため、遅
延値は一定にな り ません。
詳細は、「DELAY_FORMAT 属性」 を参照 し て く
だ さ い。
UPDATE_MODE
ASYNC
SYNC
MANUAL
ASYNC
文字列
詳細は、 「UPDATE_MODE 属性」 を参照 し て く
だ さ い。
IDELAYE3 の属性の詳細説明
DELAY_SRC 属性
こ の属性は、入力が IOB か ら 送信 さ れ る 場合は IDATAIN に設定 し 、イ ン タ ー コ ネ ク ト か ら 送信 さ れ る 場合は DATAIN
に設定 し ます。
DELAY_SRC (図 2-15) は、 遅延 さ れ る 入力の送信元に基づい て 設定 し ま す。 入力が IOB か ら 送信 さ れ る 場合は
IDATAIN に設定 し 、 イ ン タ ー コ ネ ク ト ロ ジ ッ ク か ら 送信 さ れ る 場合は DATAIN に設定 し ます。 IDELAYE3 を イ ネー
ブルす る と 、 信号がマルチプ レ ク サーを通過す る 必要があ る ため、 挿入遅延が追加 さ れます。 こ のマルチプ レ ク サー
に関連付け ら れた遅延は、 挿入遅延です。 DELAY_VALUE = 0 を設定 し て IDELAYE3 を使用 し た場合で も 、 遅延エ レ
メ ン ト を介 し て伝搬す る ために、 デー タ には挿入遅延が発生 し ます。 こ の遅延は、 Vivado Design Suite の タ イ ミ ン グ
解析で考慮 さ れます。
X-Ref Target - Figure 2-15
&$6&B5(7851
'$7$287
,'(/$<(
&$6&B,1
'$7$,1
,'$7$,1
7DS'HOD\/LQH
&(
/2$'
567
,1&
(1B97&
&/.
>@
&179$/8(,1
&$6&B287
>@
&179$/8(287
8*BFBB
図 2-15 : IDELAYE3 DELAY_SRC の図
CASCADE 属性
遅延 ラ イ ンがカ ス ケー ド 接続 さ れない場合、 CASCADE 属性を NONE に設定 し ます。 1 つの遅延エ レ メ ン ト を通過す
る 最大遅延は、 1.25ns です。 1.25ns よ り も 大 き い遅延が必要な場合は、 カ ス ケー ド 接続を使用 し ます。 図 2-16 に、 遅
延エ レ メ ン ト 間の接続を示 し ます。IDELAYE3 (ま たは ODELAYE3) を カ ス ケー ド 接続に使用 し た場合、デザ イ ン では
遅延 (お よ び IOB) を使用で き な く な り ます。 遅延エ レ メ ン ト は、 下位方向にバ イ ト 境界 ま でカ ス ケー ド 接続で き ま
す。 そのため、 遅延の最大の長 さ は、 バ イ ト 内で I/O が配置 さ れてい る 場所に よ っ て決ま り ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
IDELAYE3 お よ び ODELAYE3 のカ ス ケー ド 接続に使用 さ れ る 挿入遅延配線は、 専用の高速配線です。 IDELAYE3 ま
たは ODELAYE3 のカ ス ケー ド 接続の、 固定 さ れた固有の挿入遅延の合計は、 初期挿入遅延 と カ ス ケー ド 接続 さ れた
挿入遅延の和にな り ます。 こ の遅延は、 IDELAYE3 と ODELAYE3 がカ ス ケー ド 接続 さ れ る 回数を乗算 し て増加 し ま
す。 ただ し 、 こ の遅延は必ず固定値にな り ます。
X-Ref Target - Figure 2-16
&$6&B5(7851
'$7$287
,'(/$<(
&$6&B,1
'$7$,1
,'$7$,1
7DS'HOD\/LQH
/2$'
567
,1&
&(
(1B97&
&/.
>@
&179$/8(,1
&$6&B287
>@
&179$/8(287
&$6&B,1
&$6&B287
7DS'HOD\/LQH
2'$7$,1
2'(/$<(
'$7$287
/2$'
567
,1&
&(
&/.
(1B97&
&$6&B5(7851
>@
&179$/8(,1
>@
&179$/8(287
&$6&B5(7851
'$7$287
,'(/$<(
7DS'HOD\/LQH
/2$'
567
,1&
&(
(1B97&
&/.
&$6&B,1
'$7$,1
,'$7$,1
>@
&179$/8(,1
&$6&B287
>@
&179$/8(287
8*BFBB
図 2-16 : 3 つのス レーブ遅延 と カ スケー ド 接続 し た IDELAYE3
DELAY_FORMAT = TIME を設定 し て 1.25ns を超え る 遅延を実現す る ためにカ ス ケー ド 接続す る 場合、 同 じ サ イ ト 内
の遅延の値は同 じ にな る 必要があ り ます。 た と えば、 1.5ns の遅延は、 IDELAYE3 の 0.75ns と ODELAYE3 の 0.75ns に
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分割 し ます。 VAR_LOAD モー ド で IDELAYE3 お よ び ODELAYE3 を使用 し て カ ス ケー ド 接続す る 場合、 両方の コ ン
ポーネ ン ト の値を別々に入力 し ます。 VAR_LOAD の詳細は、 「VAR_LOAD モー ド 」 を参照 し て く だ さ い。
DELAY_FORMAT 属性
IDELAYE3 プ リ ミ テ ィ ブの タ ッ プ サ イ ズは、REFCLK_FREQUENCY 属性の影響を受けず、UltraScale デバ イ ス のデー
タ シー ト [参照 2] で TIDELAY_RESOLUTION と し て定義 さ れてい ます。
DELAY_FORMAT 属性 を TIME に設定 し た 場合、 遅延値は、 DELAY_VALUE 属性で指定 し た 値 ( ピ コ 秒) に な り 、
REFCLK_FREQUENCY 属性 を 使用 し て キ ャ リ ブ レ ーシ ョ ン さ れ ま す。 要求 さ れた TIME を 実現す る た めに必要な
タ ッ プ数を決定す る ために、 REFCLK_FREQUENCY 属性が入力基準 ク ロ ッ ク と 共に使用 さ れ ます。 基準 ク ロ ッ ク を
使用す る こ のキ ャ リ ブ レーシ ョ ン では、 デバ イ ス のプ ロ セ ス のば ら つ き が考慮 さ れます。 EN_VTC ピ ンが High の場
合、 キ ャ リ ブ レーシ ョ ン さ れた TIME 遅延は、 電圧お よ び温度の全範囲で維持 さ れます。
DELAY_VALUE 属性を COUNT に設定 し た場合、 DELAY_VALUE 属性で指定 し た値が必要な タ ッ プ数にな り ま す。
COUNT を使用す る 場合、 EN_VTC ピ ン を Low に接続する 必要があ り ます。
DELAY_VALUE 属性
DELAY_FORMAT 属 性 を TIME モ ー ド に 設定す る と 、 目的 の 値 は ピ コ 秒単位 に な り ま す。 IDELAYE3 に は、
DELAY_VALUE 属性に追加 さ れ る 挿入遅延があ り ます。 IDELAYE3 を通過す る 遅延の合計は、 DELAY_VALUE と 挿
入遅延の和にな り ます。
DELAY_FORMAT 属性を COUNT モー ド に設定する と 、 目的の値は タ ッ プ数単位にな り ます。 IDELAYE3 を通過す る
遅延の合計は、 挿入遅延 と タ ッ プ数の和にな り ます。
重要 : COUNT モー ド で遅延 ラ イ ン を使用する 場合、 EN_VTC ピ ン をデ ィ アサー ト (Low) す る 必要があ り ます。 TIME
モー ド で遅延 ラ イ ン を使用す る 場合、 IDELAYCTRL.RDY が Low であ る 間、 EN_VTC ピ ン を アサー ト (High) す る 必
要があ り ます。 RDY が High にな っ た後に、 必要に応 じ て EN_VTC ピ ン をデ ィ アサー ト で き ます。
UPDATE_MODE 属性
•
ASYNC に設定 さ れてい る 場合は、 受信デー タ と は無関係に遅延値の変更が イ ン ク リ メ ン ト /デ ク リ メ ン ト さ れ
ま す。
•
SYNC に設定 さ れてい る 場合は、 DATAIN のエ ッ ジに同期 し て遅延の変更が行われ る よ う に DATAIN (IDATAIN)
が遷移す る 必要があ り ます。 こ のモー ド は、 常に周期的に ス イ ッ チす る デー タ 信号に適 し てい ます。
•
MANUAL に設定 し た場合、 新 し い値が有効にな る には、 LOAD を 2 回アサー ト す る 必要があ り ます。 新 し い値
を有効にす る には、 最初の LOAD のアサー ト に よ っ て、 CNTVALUEIN で指定 さ れた値を ロ ー ド し 、 CE を アサー
ト し た状態で再び LOAD を アサー ト す る 必要があ り ます。 こ の属性は、 遅延を更新で き る ため、 デー タ が IDLE
にな っ た場合に役立ち ます。
遅延モー ド
FIXED モー ド
DELAY_TYPE 属性 を FIXED に 設定す る と 、 IDELAYE3 プ リ ミ テ ィ ブ を 通過す る 遅延 が 選択 さ れ、 遅延値 が
DELAY_VALUE 属性に よ っ て決定 さ れます。 DELAY_FORMAT を TIME に設定する と 、 遅延値はピ コ秒単位にな り ま
す。DELAY_FORMAT を COUNT に設定する と 、遅延値は タ ッ プ数単位にな り ます。BITSLICE_CONTROL は (コ ンポー
ネン ト モー ド を使用 し て、 BITSLICE_CONTROL を イ ン ス タ ン シエー ト せず、 IDELAYCTRL を BITSLICE_CONTROL
にマ ッ プ し た場合で も )、 REFCLK を使用 し て、 DELAY_VALUE に必要な タ ッ プ数を計算 し ます。
•
EN_VTC が High であ る 場合、 電圧 と 温度の全範囲で遅延が一貫する よ う に、 タ ッ プ数が自動的に変化 し ます。
•
EN_VTC が Low であ る 場合、 V と T に対 し て遅延は補正 さ れません。 TIME モー ド を使用 し てい る 場合、 遅延
は、 指定 し た DELAY_VALUE よ り も 大 き く な っ た り 、 小 さ く な っ た り す る こ と があ り ます。
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VARIABLE モー ド
DELAY_TYPE 属性を VARIABLE に設定す る と 、 可変 タ ッ プ遅延が選択 さ れ ま す (表 2-13)。 VARIABLE モー ド の場
合、 CE お よ び INC ピ ン を使用 し て手動で遅延を イ ン ク リ メ ン ト /デ ク リ メ ン ト し ます。 タ ッ プ遅延は、 CE = 1 お よ び
INC = 1 と 設定 し て イ ン ク リ メ ン ト を実行、 ま たは CE = 1 お よ び INC = 0 と 設定 し てデ ク リ メ ン ト を実行 し ます。 イ
ン ク リ メ ン ト /デ ク リ メ ン ト 動作は、 UPDATE_MODE 属性に よ っ て変わ り ます (図 2-17 お よ び図 2-18 参照)。 すべて
の自動調整機能を停止 さ せ る ために、 EN_VTC ピ ンは遅延変更 コ マ ン ド が実行 さ れてい る 間 Low を保持す る 必要が
あ り ます。
た と えば、 TIME モー ド を使用 し てい る と き に遅延 ラ イ ン を イ ン ク リ メ ン ト ま たはデ ク リ メ ン ト す る には、 次の手順
を実行 し ます。
1.
EN_VTC ピ ン をデ ィ アサー ト (Low) し ます。
2.
10 CLK サ イ ク ル以上待機 し ます。
3.
イ ン ク リ メ ン ト ま たはデ ク リ メ ン ト し て遅延 ラ イ ン を変更 し ます。
4.
10 CLK サ イ ク ル以上待機 し ます。
5.
EN_VTC ピ ン を アサー ト し ます。
表 2-13 : 制御ピ ン (DELAY_TYPE = VARIABLE の場合)
EN_VTC
CLK
LOAD
CE
INC
タ ッ プの設定
1
1/0
X
X
X
サポー ト さ れない。 LOAD、 CE、 お よ び INC が
ア ク テ ィ ブで あ る 場合、 EN_VTC を Low にす
る 必要があ る 。
0
0
X
X
X
変更な し
0
1
1
0
X
DELAY_VALUE
0
1
0
0
X
変更な し
0
1
0
1
1
現在値 +1 タ ッ プ(1)
0
1
0
1
0
現在値 -1 タ ッ プ(1)
0
1
0
0
0
変更な し
注記 :
1. 値は、 UPDATE_MODE 属性に よ っ て変わ り ます。 図 2-17 を参照 し て く だ さ い。
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X-Ref Target - Figure 2-17
8*BFBB
図 2-17 : 可変モー ド 、 UPDATE_MODE = ASYNC
図 2-17 についての注意事項を説明 し ます。
ク ロ ッ ク イ ベン ト 1 では、 CLK の立ち上が り エ ッ ジで LOAD が High にな り 、 出力 DATAOUT が、 DELAY_VALUE
属性で指定 さ れた タ ッ プ 0 を選択 し ます。
ク ロ ッ ク イ ベン ト 2 では、 C の立ち上が り エ ッ ジで CE と INC のパルス がキ ャ プチ ャ さ れます。 こ れは、 イ ン ク リ メ
ン ト が開始 さ れた こ と を示 し ます。 こ の出力は、 タ ッ プ 0 か ら タ ッ プ 1 へ変化 し ます。 UPDATE_MODE = ASYNC で
あ る ため、 遅延を更新す る ために、 IDATAIN ま たは ODATAIN での変化は必要あ り ません。
ク ロ ッ ク イ ベン ト 3 では、 INC はアサー ト さ れますが、 CE がデ ィ アサー ト さ れます。 そのため、 LOAD、 CE、 ま た
は INC ピ ンが さ ら に動作す る ま で、 出力は無期限に タ ッ プ 1 を保持 し ます。
X-Ref Target - Figure 2-18
8*BFBB
図 2-18 : 可変モー ド 、 UPDATE_MODE = SYNC
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図 2-18 についての注意事項を説明 し ます。
ク ロ ッ ク イ ベン ト 1 では、 CLK の立ち上が り エ ッ ジで LOAD が High にな り 、 出力 DATAOUT が、 出力 と し て タ ッ
プ 0 を選択 し ます。
ク ロ ッ ク イ ベン ト 2 では、 C の立ち上が り エ ッ ジで CE と INC のパルス がキ ャ プチ ャ さ れます。 こ れは、 イ ン ク リ メ
ン ト が開始 さ れた こ と を示 し ます。 UPDATE_MODE = SYNC であ り 、 IDATAIN が遷移 し ないため、 遅延は更新 さ れ
ません。
ク ロ ッ ク イ ベン ト 3 では、 INC はアサー ト さ れますが、 CE がデ ィ アサー ト さ れ る ため、 出力は タ ッ プ 0 の ま ま にな
り ます。
ク ロ ッ ク イ ベン ト 4 では、 IDATAIN が遷移 し 、 遅延が更新 さ れます。
VAR_LOAD モー ド
DELAY_TYPE を VAR_LOAD に設定す る と 、 可変 タ ッ プ遅延を動的に ロ ー ド し て変更で き ま す (表 2-13)。 タ ッ プ遅
延は、 CE = 1 お よ び INC = 1 と 設定 し て イ ン ク リ メ ン ト を実行、 ま たは CE = 1 お よ び INC = 0 と 設定 し てデ ク リ メ ン
ト を実行 し ます。 こ の イ ン ク リ メ ン ト /デ ク リ メ ン ト の動作は、 CLK に同期 し ます。 こ のモー ド では、 LOAD ピ ンが、
VAR_LOAD モー ド で CNTVALUEIN に入力 さ れた値を ロ ー ド し ます。 こ の場合、 タ ッ プ値を動的に設定で き ます。
た と えば、 DELAY_TYPE を VAR_LOAD に、 DELAY_FORMAT を TIME に設定す る と 、 タ ッ プ サ イ ズが VT の全範
囲で変化 し ま す。 タ ッ プ サ イ ズ を計算す る には、 CNTVALUEOUT を使用 し て タ ッ プ サ イ ズの現在の値を計算 し ま
す。 その後、 新 し い遅延に必要な タ ッ プ数を計算 し ます。 CNTVALUEIN を計算する には、 次の手順に従い ます。
TIME モー ド を使用 し て新 し い遅延 ラ イ ン を ロ ー ド する 場合は、 次の よ う に し ます (図 2-19)。
1.
EN_VTC = 1 か ら 開始 し ます。
2.
DELAY_VALUE の初期値を、 ゼ ロ 以外の固定値 (DLY0) に設定 し ます。
3.
VAR_LOAD モー ド を使用 し て新 し い遅延値 (DLY1) に切 り 替え る には、 次の よ う に し ます。
a.
EN_VTC をデ ィ アサー ト し ます。
b.
10 CLK サ イ ク ル以上待機 し ます。
c.
IODELAY の CNTVALUEOUT を読み出 し ます。
d.
CNTVALUEIN = CNTVALUEOUT x (DLY1/DLY0) を ロ ー ド し ます。
e.
10 CLK サ イ ク ル待機 し ます。
f.
EN_VTC を再びアサー ト し ます。
X-Ref Target - Figure 2-19
&ORFN FORFNDSSOLHGWRWKH,'(/$<(DQGRU2'(/$<(&/.LQSXWV
5HVHWVWDWH
%,6&FDOLEUDWLRQRIDOO
GHOD\V
FORFN
F\FOHV
8VHUPRGLILHV,'(/$<(
RU2'(/$<(YDOXH
FORFN
F\FOHV
1RUPDOGHVLJQVWDWH
5HVHW
,'(/$<B&75/5'<
,'(/$<((1B97&
2'(/$<((1B97&
8*BFBB
図 2-19 : DELAY_TYPE = VAR_LOAD の場合の遅延の変更
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表 2-14 : 制御ピ ン (DELAY_TYPE=VAR_LOAD の場合)
CLK
LOAD
CE
INC
CNTVALUEIN
CNTVALUEOUT
0
X
X
X
X
X
1
1
0
X
CNTVALUEIN
CNTVALUEIN
1
1
1
X
X
X
1
0
1
1
X
現在値 + 1
現在値 + 1(1)
1
0
1
0
X
現在値 - 1
現在値 - 1(1)
1
0
0
0
X
変更な し
変更な し
タ ッ プの設定
変更な し
CNTVALUEIN
無効な組み合わせ。 ロ ー ド 中は CE
を Low にす る 必要があ る 。
注記 :
1. 値は、 UPDATE_MODE 属性に よ っ て変わ り ます。 図 2-20 を参照 し て く だ さ い。
X-Ref Target - Figure 2-20
8*BFBB
図 2-20 : UPDATE_MODE = ASYNC での VAR_LOAD
図 2-20 についての注意事項を説明 し ます。
ク ロ ッ ク イ ベ ン ト 1 で は、 CLK の 立 ち 上 が り エ ッ ジ で LOAD の High が 検出 さ れ る と 、 DATAOUT 出力 に
CNTINVALUE に よ っ て指定 さ れた遅延が加わ り 、 タ ッ プ設定が タ ッ プ 10 に変更 さ れます。 さ ら に、 新 し い タ ッ プ値
に よ っ て CNTVALUEOUT が更新 さ れます。
ク ロ ッ ク イ ベン ト 3 では、 C の立ち上が り エ ッ ジで CE と INC のパルス がキ ャ プチ ャ さ れます。 こ れは、 イ ン ク リ メ
ン ト が開始 さ れた こ と を示 し ます。 こ の出力は、 タ ッ プ 10 か ら タ ッ プ 11 へ変化 し ます。 さ ら に、 新 し い タ ッ プ値に
よ っ て CNTVALUEOUT が更新 さ れます。UPDATE_MODE を SYNC に設定 し た場合、ク ロ ッ ク イ ベン ト 4 で IDATAIN
が変化す る ま で遅延は更新 さ れません。
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ODELAYE3
ODELAYE3 プ リ ミ テ ィ ブ を使用 し て、 あ ら ゆ る 出力信号に遅延を与え る こ と がで き ます。 デバ イ ス ロ ジ ッ ク か ら 直
接転送す る か、 BITSLICE 内で SDR/DDR ク ロ ッ ク を使用 し てシ ンプルな フ リ ッ プ フ ロ ッ プ ま たは出力 SerDes に レ ジ
ス タ 格納 し ます。
ODELAYE3 プ リ ミ テ ィ ブ (図 2-21) には、最大値 1,250ps で 512 タ ッ プの遅延 ラ イ ンがあ り ます。 こ れ ら の タ ッ プは個
別にキ ャ リ ブ レーシ ョ ン さ れませんが、 固定値 (ps) か ら 特定の タ ッ プ数への変換を可能にする ロ ジ ッ ク が I/O 制御 ロ
ジ ッ ク 内に構築 さ れてい ます。
X-Ref Target - Figure 2-21
&$6&B,1
&$6&B5(7851
2'$7$,1
&$6&B287
'$7$287
&179$/8(287>@
&/.
(1B97&
'$7$,1
,1&
&(
/2$'
567
&179$/8(,1>@
2'(/$<(
8*BFBB
図 2-21 : ODELAYE3 プ リ ミ テ ィ ブ
ODELAYE3 のポー ト
表 2-15 に ODELAYE3 のポー ト を示 し ます。
表 2-15 : ODELAYE3 のポー ト
I/O
説明
CASC_RETURN
入力
CASC_RETURN ピ ンは、ス レーブ IDELAYE3/ODELAYE3 か ら 返っ て く る カ ス ケー ド 遅
延値の出力です。 ODELAYE3 の CASC_RETURN は、 ス レーブ IDELAYE3 の DATAOUT
ポー ト に接続 し ます。
CASC_IN
入力
カ ス ケー ド チ ェーンで ODELAYE3 を IDELAYE3 の CASC_OUT か ら の ス レーブ入力カ
ス ケー ド 遅延 と し て使用す る 場合、 CASC_IN ピ ン を使用 し ます。
CASC_OUT
出力
ODELAYE3 か ら IDELAYE3 に カ ス ケー ド 接続す る 場合、 CASC_OUT ピ ン を使用 し ま
す。 カ ス ケー ド 接続では、 ODELAYE3 の CASC_OUT ポー ト を IDELAYE3 の CASC_IN
に接続 し ます。
CE
入力
遅延レ ジ ス タ ク ロ ッ ク の ク ロ ッ ク イ ネーブル信号です。
入力
ODELAYE3 プ リ ミ テ ィ ブ のすべて の制御入力 (LOAD、 CE、 INC) は、 ク ロ ッ ク 入力
(CLK) に同期 し ます。 ODELAYE3 を VARIABLE モー ド ま たは VAR_LOAD モー ド に設
定 し た場合、 ク ロ ッ ク は必ず こ のポー ト に接続 し て く だ さ い。 CLK は ロ ーカル反転可
能です。 ODELAYE3 の CLK は、 OSERDESE3 の CLKDIV ポー ト ま たは ODDRE1 の C
ポー ト と 同 じ CLK にす る 必要があ り ます。
ポー ト
CLK
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表 2-15 : ODELAYE3 のポー ト (続き)
I/O
説明
入力
イ ン ク リ メ ン ト /デ ク リ メ ン ト 機能は、 イ ネーブル信号 (CE) で制御 さ れます。 こ の イ ン
タ ーフ ェ イ ス は、 ODELAYE3 が VARIABLE モー ド ま たは VAR_LOAD モー ド の場合の
み使用で き ます。 CE が High を維持 し てい る 間、 ODELAYE3 は 1 CLK サ イ ク ルご と に
1 タ ッ プ分の イ ン ク リ メ ン ト ま たはデ ク リ メ ン ト を実行 し ます。INC の ス テー ト に よ り 、
IDELAYE3 の イ ン ク リ メ ン ト ま たはデ ク リ メ ン ト が決定 さ れます。 INC = 1 の と き イ ン
ク リ メ ン ト 、 INC = 0 の と き デ ク リ メ ン ト し ます。 いずれの場合 も CLK に同期 し ます。
CE が Low の場合は、 INC の ス テー ト に関係な く ODELAYE3 を通過す る 遅延は変化 し
ません。 CE が High にな る と 、 ク ロ ッ ク の次の立ち上が り エ ッ ジか ら イ ン ク リ メ ン ト /
デ ク リ メ ン ト が開始 し ます。 CE が Low にな る と 、 ク ロ ッ ク の次の立ち上が り エ ッ ジで
イ ン ク リ メ ン ト /デ ク リ メ ン ト が終了 し ます。 VAR_LOAD モー ド にあ る 場合、 ロ ー ド 動
作の間、 CE を Low に保つ必要があ り ます。
ODELAYE3 プ リ ミ テ ィ ブのプ ロ グ ラ ム可能な遅延 タ ッ プは、 タ ッ プの最初ま たは最後
に戻 り ます。 つま り 、 遅延 タ ッ プの最後 ( タ ッ プ 512) に到達す る と 、 次の イ ン ク リ メ ン
ト 機能は タ ッ プ 0 に戻 り ます。 デ ク リ メ ン ト 機能について も 同様で、 タ ッ プ 0 に到達す
る と タ ッ プ 512 に戻 り ます。
LOAD
入力
CNTVALUEIN か ら カ ウ ン タ ー値を ロ ー ド し ます。VARIABLE モー ド の場合、IDELAYE3
の ロ ー ド ポ ー ト (LOAD) は、 ODELAY_VALUE 属性 で 設定 し た 値 を ロ ー ド し ま す。
VAR_LOAD モー ド の場合、 ODELAYE3 の LOAD ポー ト は、 CNTVALUEIN 属性で設定
し た値を ロ ー ド し ま す。 CNTVALUEIN[8:0] に現れ る 値が新 し い タ ッ プ値 と な り ま す。
LOAD は入力 CLK 信号に同期 し た ア ク テ ィ ブ High の信号です。
CNTVALUEIN[8:0]
入力
CNTVALUEIN ピ ン は、 ロ ー ド 可能な タ ッ プ値を動的に切 り 替え る 場合に使用 し ま す。
CNTVALUEIN は、 必要な タ ッ プ数です。
CNTVALUEOUT[8:0]
出力
CNTVALUEOUT ピ ンは、 現在の タ ッ プ値を レ ポー ト す る ために使用 さ れ、 現在の遅延
に含まれ る タ ッ プ量を読み出 し ます。 CNTVALUEOUT は、 EN_VTC が Low の場合にの
みサンプ リ ン グす る 必要があ り ます。
ODATAIN
入力
ODATAIN 入力は、 ODDRE1Q ポー ト ま たは OSERDESE3 (OQ) に よ っ て駆動 さ れます。
DATAOUT
出力
DATAOUT ポー ト は、 ODELAYE3 の出力ポー ト であ り 、 出力 IOB に接続 し ます。
RST
入力
RST ピ ン ( リ セ ッ ト ) は、CLK に同期 し ます。ODELAYE3 が リ セ ッ ト さ れ る と 、遅延は、
DELAY_VALUE 属性で指定 し た値に設定 さ れます。 ODELAYE3 の リ セ ッ ト は、 最初の
リ セ ッ ト リ リ ース シーケ ン ス後に IDELAYCTRL.RDY ピ ン が High にな る ま でアサー
ト し ない よ う にす る 必要があ り ます。
EN_VTC
入力
電圧温度補正を有効に し ます。
• High : IDELAYCTRL を有効に し て、 VT に対 し て遅延定数を保持す る 。
• Low : VT 補正機能が無効にな る 。
ポー ト
INC
ODELAYE3 の属性
表 2-16 に ODELAYE3 の属性を示 し ます。
表 2-16 : ODELAYE3 の属性
属性
CASCADE
DELAY_TYPE
値
デ フ ォル ト
タ イプ
NONE
MASTER
SLAVE_MIDDLES
LAVE_END
NONE
文字列
詳細は、 「CASCADE 属性」 を参照 し て く だ さ い。
文字列
DELAY_TYPE 属性は、使用す る 遅延の タ イ プを設定
し ます。 FIXED、 VARIABLE、 ま たは VAR_LOAD の
いずれか を設定で き ます。 詳細は、 「遅延モー ド 」 を
参照 し て く だ さ い。
FIXED
VAR_LOAD
VARIABLE
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FIXED
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説明
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表 2-16 : ODELAYE3 の属性 (続き)
属性
値
デ フ ォル ト
タ イプ
説明
0 ～ 1250
0
10 進数
詳細は、 「DELAY_VALUE 属性」 を参照 し て く だ さ
い。
200.0 – 800.0
300.0
DELAY_FORMAT
TIME
COUNT
TIME
文字列
詳細は、 「DELAY_FORMAT 属性」 を 参照 し て く だ
さ い。
UPDATE_MODE
ASYNC
SYNC
MANUAL
ASYNC
文字列
詳細は、 「UPDATE_MODE 属性」 を参照 し て く だ さ
い。
DELAY_VALUE
REFCLK_FREQUENCY
float 型の有効 REFCLK_FREQUENCY 属性は、 IDELAYCTRL の基
数字 1 桁
準 ク ロ ッ ク の周波数を MHz 単位で指定 し ます。
CASCADE 属性
遅延 ラ イ ンがカ ス ケー ド 接続 さ れない場合、 CASCADE 属性を NONE に設定 し ます。 1 つの遅延エ レ メ ン ト を通過す
る 最大遅延は、 1.25ns です。 1.25ns よ り も 大 き い遅延が必要な場合は、 カ ス ケー ド 接続を使用 し ます。 図 2-22 に、 遅
延エ レ メ ン ト 間の接続を示 し ます。ODELAYE3 (ま たは IDELAYE3) を カ ス ケー ド 接続に使用 し た場合、デザ イ ン では
遅延 (お よ び IOB) を使用で き な く な り ます。 遅延エ レ メ ン ト は、 下位方向にバ イ ト 境界 ま でカ ス ケー ド 接続で き ま
す。 そのため、 遅延の最大の長 さ は、 バ イ ト 内で I/O が配置 さ れてい る 場所に よ っ て決ま り ます。
IDELAYE3 お よ び ODELAYE3 のカ ス ケー ド 接続に使用 さ れ る 挿入遅延配線は、 専用の高速配線です。 IDELAYE3 ま
たは ODELAYE3 のカ ス ケー ド 接続の、 固定 さ れた固有の挿入遅延の合計は、 初期挿入遅延 と カ ス ケー ド 接続 さ れた
挿入遅延の和にな り ます。 こ の遅延は、 IDELAYE3 と ODELAYE3 がカ ス ケー ド 接続 さ れ る 回数を乗算 し て増加 し ま
す。 ただ し 、 こ の遅延は必ず固定値にな り ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
X-Ref Target - Figure 2-22
&$6&B,1
7DS'HOD\/LQH
&$6&B287
2'$7$,1
2'(/$<(
/2$'
567
,1&
&(
&/.
(1B97&
'$7$287
&$6&B5(7851
>@
&179$/8(,1
>@
&179$/8(287
&$6&B5(7851
'$7$287
,'(/$<(
&$6&B,1
'$7$,1
,'$7$,1
&$6&B287
7DS'HOD\/LQH
/2$'
567
,1&
&(
&/.
(1B97&
>@
&179$/8(,1
>@
&179$/8(287
&$6&B,1
7DS'HOD\/LQH
&$6&B287
2'$7$,1
2'(/$<(
/2$'
567
,1&
&(
&/.
(1B97&
'$7$287
&$6&B5(7851
>@
&179$/8(,1
>@
&179$/8(287
8*BFBB
図 2-22 : 3 つの遅延に カ スケー ド 接続 し た ODELAYE3
DELAY_FORMAT 属性
ODELAYE3 プ リ ミ テ ィ ブの タ ッ プ サ イ ズは、REFCLK_FREQUENCY 属性の影響を受けず、UltraScale デバ イ ス のデー
タ シー ト [参照 2] で TODELAY_RESOLUTION と し て定義 さ れてい ます。
DELAY_FORMAT 属性を TIME に設定 し た場合、 遅延は、 DELAY_VALUE 属性で指定 し た値にな り ます。 遅延は ps
単位で指定 さ れ、 REFCLK_FREQUENCY 属性を使用 し て キ ャ リ ブ レーシ ョ ン さ れます。 現在の タ ッ プサ イ ズ を決定
し 、 要求 さ れた TIME を実現す る ために必要な タ ッ プ数を決定す る ため、 REFCLK_FREQUENCY 属性が入力基準 ク
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ロ ッ ク と 共に使用 さ れます。 基準 ク ロ ッ ク を使用する こ のキ ャ リ ブ レーシ ョ ンでは、 デバ イ ス のプ ロ セ ス のば ら つ き
が考慮 さ れます。 EN_VTC ピ ンが High の場合、 遅延は、 電圧お よ び温度の全範囲で TIME を実現す る よ う にキ ャ リ
ブ レーシ ョ ン さ れます。
DELAY_VALUE 属性を COUNT に設定 し た場合、 DELAY_VALUE 属性で指定 し た値が必要な タ ッ プ数にな り ま す。
COUNT を使用す る 場合、 EN_VTC ピ ン を Low に接続する 必要があ り ます。
DELAY_VALUE 属性
DELAY_FORMAT 属 性 を TIME モ ー ド に 設定す る と 、 目的 の 値 は ピ コ 秒単位 に な り ま す。 ODELAYE3 に は、
DELAY_VALUE 属性に追加 さ れ る 挿入遅延があ り ます。 ODELAYE3 を通過する 遅延の合計は、 DELAY_VALUE と 挿
入遅延の和にな り ます。
DELAY_FORMAT 属性を COUNT モー ド に設定す る と 、 目的の値は タ ッ プ数単位にな り ます。 ODELAYE3 を通過す
る 遅延の合計は、 挿入遅延 と タ ッ プ数の和にな り ます。
重要 : COUNT モー ド で遅延 ラ イ ン を使用する 場合、 EN_VTC ピ ン をデ ィ アサー ト (Low) す る 必要があ り ます。 TIME
モー ド で遅延 ラ イ ン を使用す る 場合、 IDELAYCTRL.RDY が Low であ る 間、 EN_VTC ピ ン を アサー ト (High) す る 必
要があ り ます。 RDY が High にな っ た後に、 必要に応 じ て EN_VTC ピ ン をデ ィ アサー ト で き ます。
UPDATE_MODE 属性
•
ASYNC に設定 さ れてい る 場合は、 受信デー タ と は無関係に遅延値の変更が イ ン ク リ メ ン ト /デ ク リ メ ン ト さ れ
ま す。
•
SYNC に設定 さ れてい る 場合は、 DATAIN のエ ッ ジに同期 し て遅延の変更が行われ る よ う に ODATAIN が遷移す
る 必要があ り ます。 こ のモー ド は、 常に周期的に ス イ ッ チす る ク ロ ッ ク ま たはデー タ 信号に適 し てい ます。
•
MANUAL に設定 し た場合、 新 し い値が有効にな る には、 LOAD を 2 回アサー ト す る 必要があ り ます。 新 し い値
を有効にす る には、 最初の LOAD のアサー ト に よ っ て、 CNTVALUEIN で指定 さ れた値を ロ ー ド し 、 CE を アサー
ト し た状態で再び LOAD を アサー ト す る 必要があ り ます。 こ の属性は、 遅延を更新で き る ため、 デー タ が IDLE
にな っ た場合に役立ち ます。
IDELAYCTRL
IDELAYE3 (ま たは ODELAYE3) プ リ ミ テ ィ ブ を イ ン ス タ ン シエー ト す る 場合、 IDELAYCTRL モジ ュ ール も イ ン ス タ
ン シエー ト す る 必要があ り ます。 ただ し 、 ニブル内で コ ン ポーネ ン ト モー ド と ネ イ テ ィ ブ モー ド が混在す る 場合を
除 き ます ( 「ニブル内でのネ イ テ ィ ブ モー ド と 非ネ イ テ ィ ブ モー ド の I/O の混在」 参照)。 IDELAYCTRL モジ ュ ール
は各ニブルに 1 個あ り ます (各バン ク に 8 個)。 IDELAYCTRL モジ ュ ールは専用の BITSLICE ロ ジ ッ ク と 連動 し て、 そ
れぞれの領域の TIME モー ド で設定 さ れた個々の遅延 ラ イ ン を、 プ ロ グ ラ ム し た値へ連続的に キ ャ リ ブ レ ーシ ョ ン
し 、 プ ロ セ ス/電圧/温度 (PVT) の変動に よ る 影響を軽減 し ます。 IDELAYCTRL モジ ュ ールは、 シ ス テ ム内に供給 さ れ
る REFCLK を使用 し て IDELAYE3 (お よ び ODELAYE3) を キ ャ リ ブ レーシ ョ ン し ます。 こ の REFCLK の周波数値は、
属性を使用 し て各 IDELAYE3 (お よ び ODELAYE3) プ リ ミ テ ィ ブへ適用 さ れます。 し たが っ て、 ニブル内の各遅延エ
レ メ ン ト の こ の属性は、 同 じ 値に設定 さ れ る 必要があ り ます。 図 2-23 に IDELAYCTRL モジ ュ ールのブ ロ ッ ク 図を示
し ます。
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X-Ref Target - Figure 2-23
5()&/.
5'<
,'(/$<&75/
567
8*BFBB
図 2-23 : IDELAYCTRL モ ジ ュ ール
IDELAYCTRL ポー ト
表 2-17 に IDELAYCTRL のポー ト を示 し ます。
表 2-17 : IDELAYCTRL のポー ト
I/O
タ イプ
REFCLK
入力
クロック
遅延キ ャ リ ブ レーシ ョ ンに使用する 基準 ク ロ ッ ク 。
RST
入力
リ セッ ト
IDELAYCTRL のア ク テ ィ ブ High の同期 リ セ ッ ト 信号。
RDY
出力
デー タ
ポー ト
説明
READY 信号が High へ遷移す る と 、 制御 さ れてい る IDELAYE3 と
ODELAYE3 がキ ャ リ ブ レーシ ョ ン さ れた こ と を示す。
ヒ ン ト : RDY が High にな る ま で、IDELAY ま たは ODELAY の リ セ ッ ト を アサー ト し ない よ う にす る 必要があ り ます。
コ ンポーネ ン ト モー ド を使用する双方向シグナ リ ング
同 じ バン ク 内にあ る 52 本のすべての ピ ンは、 同 じ コ ン ポーネ ン ト プ リ ミ テ ィ ブを使用 し て双方向動作が可能です。
ト ラ イ ス テー ト がサポー ト さ れてい る 双方向信号の場合、 出力 と ト ラ イ ス テー ト パ ス では、 「ODDRE1」 で説明 し た
ソ リ ュ ーシ ョ ン を使用 し ます。 それ以外のすべての ソ リ ュ ーシ ョ ンには、 「ネ イ テ ィ ブ モー ド 」 を使用す る 必要があ
り ます。
コ ンポーネン ト モー ド を使用 し た ク ロ ッ キングに関する注意事項
詳細は、 「 ク ロ ッ キ ン グに関す る 注意事項」 を参照 し て く だ さ い。
コ ンポーネ ン ト モー ド の リ セ ッ ト シーケ ン ス
コ ン ポーネ ン ト モー ド の コ ン ポーネ ン ト が正 し く 動作する には、 次の リ セ ッ ト シーケ ン ス に従 う 必要があ り ます。
電源投入お よ び コ ン フ ィ ギ ュ レーシ ョ ン後のシーケ ン ス
1.
使用す る PLL お よ び MMCM のシ ス テ ム グ ロ ーバル リ セ ッ ト を リ リ ース し ます。 こ れは、 PLL お よ び MMCM
に と っ て、 ク ロ ッ ク の生成を開始す る こ と を意味 し ます。
2.
PLL/MMCM が ロ ッ ク ス テー ト に達 し (LOCKED ピ ンが High)、 出力で安定 し た ク ロ ッ ク を供給す る と 、 使用す
る コ ン ポーネ ン ト の リ セ ッ ト を リ リ ースす る シーケ ン ス が開始 さ れます。リ セ ッ ト シーケ ンサーを含むデザ イ ン
では、 PLL の CLKOUT0 お よ び CLKOUT1 出力を ク ロ ッ ク と し て使用で き ます。
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3.
こ のシーケ ン ス では、 PLL/MMCM が ロ ッ ク ス テー ト に達 し た後に、 接続 さ れてい る すべての I/O コ ン ポーネ ン
ト の リ セ ッ ト 入力を リ リ ース し ます。
a.
使用す る 遅延 ラ イ ン (IDELAYE3、 ODELAYE3) の リ セ ッ ト を リ リ ース し ます。
b.
使用す る ISERDESE3、 IDDRE3、 OSERDESE3、 ま たは ODDRE3 (あ る いは、 こ れ ら すべて) の リ セ ッ ト を リ
リ ース し ます。
c.
最後に、 IDELAYCTRL の リ セ ッ ト を リ リ ース し ます。
4.
IDELAYCTRL の RDY ピ ンが High にアサー ト さ れ る ま で待機 し てか ら 、 次の手順に進みます。
5.
少な く と も アプ リ ケーシ ョ ンの 64 ク ロ ッ ク サ イ ク ル分の遅延に配慮 し てか ら 、 アプ リ ケーシ ョ ンの リ セ ッ ト 信
号を リ リ ース し ます。 こ の時点か ら 、 IDELAYE3 お よ び ODELAYE3 の リ セ ッ ト 信号はアプ リ ケーシ ョ ンに よ っ
て動作可能にな り ます。
各手順の間には、 少な く と も アプ リ ケーシ ョ ンの 4 ク ロ ッ ク サ イ ク ル分の遅延を挿入 し ます。 こ の よ う な設計に よ っ
て、 リ セ ッ ト 終了の タ イ ミ ン グ を 確実に順守で き ま す。 遅延の生成には、 ロ ジ ッ ク 内の シ フ ト レ ジ ス タ (SRL —
SRL16E/SRLC32E) を使用で き ま す。 SRL ま たは FF は、 CLKDIV レ ー ト で動作 し ま す。 ア ド レ ス 入力を介 し て SRL
を使用す る と 、 可変遅延を構築で き ます。
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ネ イ テ ィ ブ モー ド
UltraScale デバ イ ス では、 タ イ ミ ン グ制御に物理層ブ ロ ッ ク を使用す る こ と に よ っ て、 よ り 高いデー タ レー ト 受信が
可能にな り ま す。 ネ イ テ ィ ブ モー ド の BITSLICE を使用す る 場合、 接続 さ れてい る すべての I/O を、 Vivado Design
Suite で LOC 制約を使用 し て配置す る 必要があ り ます。
RX_BITSLICE
RX_BITSLICE には、 BITSLICE_CONTROL を使用 し て VT に よ る 影響を継続的に補正で き る 入力遅延、 デシ リ ア ラ イ
ズ ロ ジ ッ ク (1:4 ま たは 1:8)、 お よ び別の ク ロ ッ ク ド メ イ ンへのア ク セ ス を可能にす る 深 さ が浅い FIFO があ り ます。
図 2-24 に RX_BITSLICE のブ ロ ッ ク 図を示 し ます。
X-Ref Target - Figure 2-24
6DPSOLQJ&ORFNV
IURP
%,76/,&(B&21752/
'DWD,Q
IURP,2%
,QSXW
'HOD\
,QSXW
5HJLVWHUV
),)2&RQWURODQG
&ORFNLQJIURP
%,76/,&(B&21752/
RU
'HVHULDOL]DWLRQ
GHHS
),)2
'DWD2XWWR
,QWHUFRQQHFW/RJLF
'HOD\&RQWURO
IURP
%,76/,&(B&21752/
8*BFBB
図 2-24 : RX_BITSLICE のブ ロ ッ ク図
入力遅延
入力遅延エ レ メ ン ト は、 RIU イ ン タ ーフ ェ イ ス を介 し て BITSLICE_CONTROL か ら 制御す る か、 RX_BITSLICE の遅
延制御信号 (CLK、 CE、 INC、 LOAD、 RST_DLY、 お よ び EN_VTC) を使用 し て イ ン タ ー コ ネ ク ト ロ ジ ッ ク か ら 直接
制御 し ます。
遅延カ スケー ド 接続
複数の BITSLICE サ イ ト を カ ス ケー ド 接続 し て長い遅延チ ェ ーン を生成する 機能は、ネ イ テ ィ ブ モー ド ではサポー ト
さ れてい ません。
ただ し 、 RX_BITSLICE を用い る 場合、 CASCADE 属性を TRUE に設定す る こ と に よ っ て、 同 じ RX_BITSLICE サ
イ ト 内の未使用の ODELAYE3 エ レ メ ン ト を利用 し 、 使用で き る 遅延の合計を 1.25ns か ら 2.5ns に増やす こ と がで
き ま す。
FIFO
FIFO はビ ッ ト 単位の深 さ 8 の FIFO です。 IOB デー タ は、 デシ リ ア ラ イ ズ さ れた後に、 内部で生成 さ れた分周 ク ロ ッ
ク に よ っ て こ の FIFO に書 き 込ま れ ます。 FIFO_WRCLK_OUT 出力は、 内部で使用 さ れ る FIFO 書 き 込み ク ロ ッ ク の
コ ピーです。 こ の FIFO_WRCLK_OUT は、 BITSLICE_0 のそれぞれのニブルで有効で、 グ ロ ーバル ク ロ ッ ク ツ リ ー
へ接続 し ます。 グ ロ ーバル ク ロ ッ ク か ら 供給 さ れ る FIFO 読み出 し ク ロ ッ ク (信号 FIFO_RD_CLK) は、 FIFO の読み
出 し 側か ら デー タ を読み出 し て イ ン タ ー コ ネ ク ト ロ ジ ッ ク に レ ジ ス タ 格納する ために使用 さ れます。FIFO は EMPTY
フ ラ グ を提供 し ます。 FIFO_RD_CLK と 同期する 必要のあ る FIFO_RD_ENABLE 信号が存在 し ます。
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図 2-25 に RX_BITSLICE プ リ ミ テ ィ ブ を示 し ます。
X-Ref Target - Figure 2-25
'$7$,1
4>@
),)2B5'B&/.
),)2B5'B(1
),)2B(037<
),)2B:5&/.B287
567
&(
5;B%,76/,&(
&/.
,1&
/2$'
&179$/8(,1>@
&179$/8(287>@
567B'/<
(1B97&
&(B(;7
&/.B(;7
,1&B(;7
/2$'B(;7
&179$/8(,1B(;7>@
&179$/8(287B(;7>@
567B'/<B(;7
(1B97&B(;7
5;B%,7B&75/B,1>@
5;B%,7B&75/B287>@
7;B%,7B&75/B,1>@
7;B%,7B&75/B287>@
8*BFBB
図 2-25 : RX_BITSLICE プ リ ミ テ ィ ブ
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RX_BITSLICE のポー ト
表 2-18 に RX_BITSLICE のポー ト を示 し ます。
表 2-18 : RX_BITSLICE のポー ト
I/O
説明
入力
こ れは、 IOB か ら の入力信号です。 単一出力を持つ差動入力バ ッ フ ァ ー (た と え
ば、 IBUFDS) を使用 し てい る 場合、 RX_BITSLICE を差動ペアの P の隣に配置 し
ま す。 相補出力を備え る 差動入力バ ッ フ ァ ー (た と えば、 IBUFDS_DIFF_OUT) を
使用 し てい る 場合、 RX_BITSLICE を P 入力お よ び N 入力の両方に配置す る 必要
があ り ます。
IOB か ら は、 デー タ 信号 ま たは ク ロ ッ ク 信号を入力す る こ と がで き 、 それ ら の信
号の タ イ プは、 RX_BITSLICE の DATA_TYPE 属性で選択 し ます。
ク ロ ッ ク と し て、 ま たは ク ロ ッ ク と デー タ の両方 と し て設定 し た場合、 DATAIN
は、 デー タ を取 り 込むために BITSLICE_CONTROL を介 し てほかの RX_BITSLICE
の ク ロ ッ ク に転送 さ れ る 入力ス ト ロ ーブ/ ク ロ ッ ク にな り ます。 こ の ス ト ロ ーブ/ ク
ロ ッ ク の BITSLICE は、 QBC ま たは DBC IOB サ イ ト (ニブル内の BITSLICE 位置
ゼ ロ に必ず配置 さ れ る ) に配置す る 必要があ り ます。 詳細は、 「ネ イ テ ィ ブ モー ド
での ク ロ ッ キ ン グ」 セ ク シ ョ ン を参照 し て く だ さ い。
IOB か ら の入力信号がデー タ のみであ る 場合、ニブル内の任意の BITSLICE 位置に
配置で き ます。
出力
RX FIFO か ら イ ン タ ー コ ネ ク ト ロ ジ ッ ク に渡すデシ リ ア ラ イ ズ さ れた (パ ラ レル)
出力デー タ です。 DATA_WIDTH = 4 の場合、 Q[3:0] はキ ャ プチ ャ さ れたデー タ を
出力 し 、Q[7:4] は未接続の ま ま にす る こ と がで き ます。パ ラ レル デー タ は、図 2-26
に示す よ う に出力 さ れます。
BITSLICE が 4 ビ ッ ト モー ド で使用 さ れ る 場合、 デー タ は Q[3:0] か ら キ ャ プチ ャ
で き 、 Q5 では DATAIN に到達す る シ リ アル デー タ ス ト リ ーム を表 し ます。
BITSLICE 0 お よ び 6 (上位ニブルの BITSLICE 0) では、DATAIN か ら Q5 ま でのルー
ト スルーは VTC_RDY がアサー ト さ れた後にのみ使用可能です。
FIFO_RD_CLK
入力
こ のビ ッ ト の FIFO に対する 読み出 し ク ロ ッ ク です。
デシ リ ア ラ イ ズ さ れたデー タ は、 供給 さ れた FIFO_RD_CLK 信号を使用 し て FIFO
か ら 読み出 さ れ ま す。 こ れは、 入力デー タ のサ ン プ リ ン グ周波数の分周 ク ロ ッ ク
です。 詳細は、 「ネ イ テ ィ ブ モー ド での ク ロ ッ キ ン グ」 を参照 し て く だ さ い。
FIFO_RD_EN
入力
RX FIFO か ら の読み出 し 動作を有効に し ます。 ア ク テ ィ ブ High です。
FIFO_EMPTY
出力
こ のビ ッ ト の FIFO に対す る Empty フ ラ グです。
High の場合、 FIFO にデー タ がない こ と を示 し ます。
ポー ト
DATAIN
Q[7:0]
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表 2-18 : RX_BITSLICE のポー ト (続き)
ポー ト
FIFO_WRCLK_OUT
I/O
出力
説明
イ ン タ ー コ ネ ク ト ロ ジ ッ ク で使用 さ れ る 、内部で分周 さ れた FIFO 書 き 込み ク ロ ッ
ク 出力です。 RX_BITSLICE 位置 0 でのみ有効です。
こ の出力は、 受信サンプル ク ロ ッ ク の分周 ク ロ ッ ク です。 キ ャ プチ ャ さ れたパ ラ
レ ル デー タ を RX FIFO に書 き 込むために RX_BITSLICE の内部で使用 さ れ ます。
こ の信号は、 ニブル内の位置ゼ ロ の RX_BITSLICE か ら のみ配線す る こ と がで き 、
ほかの ど の RX_BITSLICE 位置に も 接続 し ない よ う にする 必要があ り ます。
こ のポー ト は、 経験豊富な設計者にのみ推奨 さ れます。
ス タ テ ィ ッ ク タ イ ミ ン グ解析を行 う 場合、 生成 さ れた ク ロ ッ ク を タ イ ミ ン グ制約
の一部 と し て指定す る 必要があ り ます。た と えば、DATA_WIDTH = 4、DATA_TYPE
= DATA_AND_CLOCK に設定 し 、 サンプル受信 ク ロ ッ ク が rx_clk_in と い う ポー ト
を経由 し て RX_BITSLICE イ ン ス タ ン ス rx_clock_bitslice_inst (ニブル位置ゼ ロ ) を
駆動す る 場合、 BITSLICE_CONTROL で SERIAL_MODE = FALSE に設定 し た と 仮
定す る と 、次の XDC の例では、必要な ク ロ ッ ク を FIFO_WRCLK_OUT ピ ンに生成
し ます。
create_clock -name rx_clk -period 2.000 -waveform {0.000
1.000} [get_ports rx_clk_in]
create_generated_clock -divide_by 2 -source [get_ports
rx_clk_in] -name fifo_wrclk
rx_clock_bitslice_inst/FIFO_WRCLK_OUT
RST
入力
RX_BITSLICE プ リ ミ テ ィ ブ、 非同期アサー ト 、 お よ び同期デ ィ アサー ト を リ セ ッ
ト し ます。 ア ク テ ィ ブ High です。 Q はゼ ロ に リ セ ッ ト さ れ、 RST はアサー ト さ れ
ます。 デー タ は、 RST が リ リ ース さ れてか ら 3 分周 ク ロ ッ ク 周期以上が経過 し た
後に、 FIFO か ら 読み出す必要があ り ます。
詳細は、 「ネ イ テ ィ ブ モー ド の リ セ ッ ト シーケ ン ス」 を参照 し て く だ さ い。
CE
入力
IDELAYE3 レ ジ ス タ ク ロ ッ ク の ク ロ ッ ク イ ネーブル信号です。
入力
LOAD、 CE、 お よ び INC の サ ン プ リ ン グ に使用 さ れ る 遅延 ク ロ ッ ク 信号です。
RX_BITSLICE 内の IDELAYE3 エ レ メ ン ト のすべての制御入力 (LOAD、 CE、 INC)
は、 ク ロ ッ ク 入力 (CLK) に同期 し ます。 遅延を VARIABLE ま たは VAR_LOAD に
設定 し た場合、 ク ロ ッ ク は必ず こ のポー ト に接続 し て く だ さ い。 CLK は ロ ーカル
反転可能で、 グ ロ ーバル ク ロ ッ ク バ ッ フ ァ ーか ら 供給す る 必要があ り ます。
入力
イ ン ク リ メ ン ト /デ ク リ メ ン ト 機能は、 イ ネーブル信号 (CE) で制御 さ れます。 こ の
イ ン タ ーフ ェ イ ス は、 IDELAYE3 が VARIABLE ま たは VAR_LOAD モー ド の場合
にのみ使用で き ま す。 CE が High を維持 し てい る 間、 IDELAYE3 は、 1 ク ロ ッ ク
(CLK) サ イ ク ルご と に 1 タ ッ プ分、 イ ン ク リ メ ン ト ま たはデ ク リ メ ン ト さ れます。
INC の ス テー ト に よ り 、 IDELAYE3 の イ ン ク リ メ ン ト ま たはデ ク リ メ ン ト が決定
さ れます。 INC = 1 の と き イ ン ク リ メ ン ト 、 INC = 0 の と き デ ク リ メ ン ト し ます。 い
ずれの場合 も ク ロ ッ ク (CLK) に同期 し ます。 CE が Low の場合は、 INC の ス テー
ト に関係な く IDELAYE3 を通過す る 遅延は変化 し ま せん。 CE が High にな る と 、
ク ロ ッ ク の次の立ち上が り エ ッ ジ か ら イ ン ク リ メ ン ト /デ ク リ メ ン ト が開始 し ま
す。 CE が Low にな る と 、 ク ロ ッ ク の次の立ち上が り エ ッ ジで イ ン ク リ メ ン ト /デ
ク リ メ ン ト が終了 し ま す。 VAR_LOAD モー ド に あ る 場合、 ロ ー ド 動作の間、 CE
を Low に保つ必要があ り ます。
DELAYE3 プ リ ミ テ ィ ブのプ ロ グ ラ マブル遅延 タ ッ プは ラ ッ プア ラ ウ ン ド し ます。
つ ま り 、 遅延 タ ッ プの最後 (CNTVALUEOUT = 511) に到達す る と 、 次の イ ン ク リ
メ ン ト 機能は タ ッ プ 0 に戻 り ます。 デ ク リ メ ン ト 機能について も 同様で、 タ ッ プ 0
に到達す る と タ ッ プ 511 に戻 り ます。
CLK
INC
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表 2-18 : RX_BITSLICE のポー ト (続き)
I/O
説明
LOAD
入力
CNTVALUEIN か ら CNTVALUE を ロ ー ド し ます。
VARIABLE モー ド の場合、 IDELAYE3 の ロ ー ド ポー ト LOAD は、 DELAY_VALUE
属性で設定 し た値を ロ ー ド し ます。
VAR_LOAD モー ド の場合、 IDELAYE3 の ロ ー ド ポー ト LOAD は、 CNTVALUEIN
属性で設定 し た値を ロ ー ド し ます。 CNTVALUEIN[8:0] に現れ る 値が新 し い タ ッ プ
値 と な り ます。 LOAD は入力 ク ロ ッ ク 信号 (CLK) に同期 し た ア ク テ ィ ブ High の信
号です。
CNTVALUEIN[8:0]
入力
CNTVALUEIN ピ ンは、 ロ ー ド 可能な タ ッ プ値を動的に切 り 替え る 場合に使用 し ま
す。 CNTVALUEIN は、 必要な タ ッ プ数です。
CNTVALUEOUT[8:0]
出力
CNTVALUEOUT ピ ンは、 現在の タ ッ プ値の レ ポー ト に使用 さ れ、 現在の遅延に含
ま れ る タ ッ プ量を読み出 し ます。 CNTVALUEOUT は、 EN_VTC が Low の場合に
のみサンプ リ ン グす る 必要があ り ます。
RST_DLY
入力
RX_BITSLICE 内 の IDELAYE3 コ ン ポ ー ネ ン ト の リ セ ッ ト ポ ー ト で す。 内部
IDELAYE3 値を DELAY_VALUE で指定 し た値に リ セ ッ ト し ます。
EN_VTC
入力
電圧温度キ ャ リ ブ レーシ ョ ン を有効に し ます。
High : BITSLICE_CONTROL を有効に し 、 VT に対 し て遅延を一定に保つ。
Low : VT 補正機能が無効にな る 。
TIME モー ド を 使用す る 場合、 初期 BISC (内蔵自動 キ ャ リ ブ レ ーシ ョ ン) の間、
EN_VTC 信号を High にプルア ッ プす る 必要があ り ます。
COUNT モー ド で使用す る 場合、 EN_VTC 信号を Low にプルダ ウ ンす る 必要があ
り ます。
TIME モー ド お よ び COUNT モー ド で、 BITSLICE を同 じ ニブル内で用い る 場合、
TIME モー ド で使用 さ れ る BITSLICE では EN_VTC を High にプルア ッ プす る 必要
があ り 、 COUNT モー ド で利用 さ れ る BITSLICE では EN_VTC を High ま たは Low
に す る こ と が で き ま す。 COUNT モ ー ド で 遅延 カ ウ ン タ ー を 使用す る 場合、
EN_VTC ピ ン を Low にす る 必要があ り ます。
CE_EXT
入力
遅延レ ジ ス タ ク ロ ッ ク 用の拡張 (カ ス ケー ド 接続 さ れた) 遅延 ク ロ ッ ク イ ネーブル
信号 (オプシ ョ ン) です。 「拡張遅延制御信号」 を参照 し て く だ さ い。
CLK_EXT
入力
LOAD_EXT、 CE_EXT、 お よ び INC_EXT をサンプ リ ン グす る ために使用す る 拡張
(カ ス ケー ド 接続 さ れた) 遅延 ク ロ ッ ク 信号 (オプシ ョ ン) です。「拡張遅延制御信号」
を参照 し て く だ さ い。
INC_EXT
入力
拡張 (カ ス ケー ド 接続 さ れた) 遅延信号が現在の遅延 タ ッ プ設定を イ ン ク リ メ ン ト
し ます (オプシ ョ ン) です。 「拡張遅延制御信号」 を参照 し て く だ さ い。
LOAD_EXT
入力
拡張
( カ ス ケ ー ド 接 続 さ れ た)
遅延信号 が
CNTVALUEIN_EXT
から
CNTVALUE_EXT を ロ ー ド し ます (オプシ ョ ン)。 「拡張遅延制御信号」 を参照 し て
く だ さ い。
入力
イ ン タ ー コ ネ ク ト ロ ジ ッ ク か ら の拡張 (カ ス ケー ド 接続 さ れた) 遅延カ ウ ン タ ー
値で あ り 、 タ ッ プ値 を 動的に拡張遅延値に ロ ー ド す る た め に使用 し ま す (オ プ
シ ョ ン)。
「拡張遅延制御信号」 を参照 し て く だ さ い。
CNTVALUEOUT_EXT[8:0]
出力
内部 イ ン タ ー コ ネ ク ト ロ ジ ッ ク に渡す拡張 (カ ス ケー ド 接続 さ れた) 遅延カ ウ ン
タ ー値で あ り 、 タ ッ プ値 を モ ニ タ リ ン グ す る た め に使用 し ま す (オ プ シ ョ ン)。
EN_VTC_EXT が Low の場合にのみサンプ リ ン グ し ます。
「拡張遅延制御信号」 を参照 し て く だ さ い。
RST_DLY_EXT
入力
内部の拡張遅延値 を DELAY_VALUE_EXT で指定 し た値に リ セ ッ ト し ま す (オプ
シ ョ ン)。 「拡張遅延制御信号」 を参照 し て く だ さ い。
ポー ト
CNTVALUEIN_EXT[8:0]
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表 2-18 : RX_BITSLICE のポー ト (続き)
I/O
説明
入力
(オプシ ョ ン) 拡張 (カ ス ケー ド 接続)
遅延を カ ス ケー ド 接続す る 場合、 こ の ピ ン を EN_VTC ピ ン と 同 じ 信号に接続 し ま
す。 「拡張遅延制御信号」 を参照 し て く だ さ い。
ポー ト
EN_VTC_EXT
次の RX/TX_BIT_CTRL_OUT ピ ンお よ び RX/TX_BIT_CTRL_IN ピ ンは、RX_BITSLICE と BITSLICE_CONTROL と の間の 40
ビ ッ ト バ ス接続です。 こ れ ら の 40 ビ ッ ト バス は、 RX_BITSLICE か ら BITSLICE_CONTROL (ま たその逆方向) へデー タ 、 ク
ロ ッ ク 、 RIU、 お よ び ス テ ー タ ス の 各 信 号 を 伝 送 し ま す。 RX_BITSLICE を 使用す る 場合 は、 こ れ ら の バ ス を 適切 な
BITSLICE_CONTROL の入力バ スお よ び出力バ ス に接続す る 必要があ り ます (図 2-39)。
例:
RX_BITSLICE_0 を使用す る 場合は、 RX/TX_BIT_CTRL_OUT を BITSLICE_CONTROL の RX/TX_BIT_CTRL_IN0 に接続 し 、
RX/TX_BIT_CTRL_IN バ ス を BITSLICE_CONTROL の RX/TX_BIT_CTRL_OUT0 バ ス に接続す る 必要があ り ます。
こ れ ら のバス は、 BITSLICE_CONTROL と BITSLICE 間の専用配線で構成 さ れてい ます。
RX_BIT_CTRL_IN[39:0]
入力
BITSLICE_CONTROL か ら の レ シーバー入力制御バ ス です。「BITSLICE_CONTROL
の信号」 を参照 し て く だ さ い。
RX_BIT_CTRL_OUT[39:0]
出力
BITSLICE_CONTROL への レ シーバー出力バ ス です。 「BITSLICE_CONTROL の信
号」 を参照 し て く だ さ い。
TX_BIT_CTRL_IN[39:0]
入力
BITSLICE_CONTROL か ら の制御信号です。 「BITSLICE_CONTROL の信号」 を参
照 し て く だ さ い。
TX_BIT_CTRL_OUT[39:0]
出力
BITSLICE_CONTROL か ら の制御信号です。 「BITSLICE_CONTROL の信号」 を参
照 し て く だ さ い。
X-Ref Target - Figure 2-26
XJBFBB
図 2-26 : 1:4 デシ リ ア ラ イ ズ
図 2-26 に例を示 し ます。
•
こ の例は、 DATA_WIDTH = 4 の場合であ り 、 1:4 デシ リ ア ラ イ ズです。
•
サンプル CLK お よ び DATAIN は、 イ ン タ ーコ ネ ク ト ロ ジ ッ ク IOB の場合 と 同様に、 エ ッ ジが揃え ら れて示 さ れ
てい ます。
•
Q デー タ が出力 さ れ る タ イ ミ ン グは、 FIFO_RD_EN がアサー ト さ れ る タ イ ミ ン グに よ っ て決ま り ます。
•
タ イ ミ ン グ図では、 デー タ が Q[3:0] FIFO 出力に出力 さ れ、 サンプ リ ン グ さ れた最初の ビ ッ ト (D0) が Q[0] に現
れ る こ と な ど が示 さ れてい ます。
•
RX_BITSLICE の内部では、 BITSLICE_CONTROL の RX_CLK_PHASE_P/N を SHIFT_90 に設定 し た場合、 デー タ
のサンプ リ ン グに使用 さ れ る 実際の ク ロ ッ ク を 90° シ フ ト で き ます。 その結果、 ク ロ ッ ク がデー タ 周期の中心に
揃え ら れ、 エ ッ ジが揃え ら れた キ ャ プチ ャ に最適にな り ます。
拡張遅延制御信号
こ のセ ク シ ョ ンでは、 CE_EXT、 CLK_EXT、 EN_VTC_EXT、 INC_EXT、 RST_DLY_EXT、 LOAD_EXT、
CNTVALUEIN_EXT[8:0]、 お よ び CNTVALUEOUT_EXT[8:0] 信号の詳細について説明 し ます。
CASCADE = FALSE の場合、 拡張制御信号を GND に接続で き ます。
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RX_BITSLICE で、 カ ス ケー ド 接続 さ れた遅延 (属性 CASCADE = TRUE) を使用す る 場合、 内部の IDELAYE3 の タ ッ
プ遅延 ラ イ ン を、 同 じ RXTX_BITSLICE サ イ ト 内の未使用の ODELAYE3 に拡張 (カ ス ケー ド 接続) で き ます (図 2-27
参照)。 拡張 (カ ス ケー ド 接続) さ れた ODELAYE3 お よ びマ ス タ ー IDELAYE3 の制御信号について、 遅延制御信号を
検討す る 必要があ り ます。
X-Ref Target - Figure 2-27
5;B%,76/,&(
dĂƉĞůĂLJ>ŝŶĞ
&/.
&(,1&
/2$'
567B'/<
(1B97&
&179$/8(,1>@
&179$/8(287>@
,'(/$<
&$6&$'( 758(
,QSXW
5HJLVWHUV
'HVHULDOL]DWLRQ
7DS'HOD\/LQH
'$7$,1
),)2
4>@
7DS'HOD\/LQH
&/.B(;7
&(B(;7,1&B(;7
/2$'B(;7
567B'/<B(;7
(1B97&B(;7
&179$/8(,1B(;7>@
&179$/8(287B(;7>@
2'(/$<
8*BFBB
図 2-27 : 拡張遅延制御信号
遅延制御信号を FIXED に設定 し た場合、 IDELAYE3 お よ び拡張 ODELAYE3 遅延制御信号を GND に接続で き ま す。
ただ し 、 VCC に接続す る 必要のあ る EN_VTC お よ び EN_VTC_EXT を除 き ます。
遅延制御信号を VARIABLE ま たは VAR_LOAD に設定 し た場合、 次の よ う に し ます。
•
DELAY_FORMAT = TIME の場合、 ODELAY の属性 DELAY_VALUE_EXT (カ ス ケー ド 接続 さ れ る 遅延値) は、 マ
ス タ ー IDELAYE3 の DELAY_VALUE 属性 と 同 じ 遅延値を持つ必要があ り ます。 た と えば、 必要な合計遅延 1.5ns
は、 DELAY_VALUE_EXT の 0.75ns と DELAY_VALUE の 0.75ns に 分割 し ま す。 BISC の 完了後、 マ ス タ ー
IDELAYE3 と カ ス ケー ド 接続 さ れた ODELAYE3 は、 異な る 値を持つ場合があ り ます。
•
VAR_LOAD モー ド に設定 し た場合、 拡張 ODELAYE3 お よ び IDELAYE3 の タ ッ プ遅延値は、 LOAD お よ び
LOAD_EXT を使用 し 、 値を CNTVALUEIN お よ び CNTVALUEIN_EXT でそれぞれ設定 し て (異な る 値にで き る )、
両方の コ ン ポーネ ン ト に別々に ロ ー ド す る 必要があ り ます。
•
VARIABLE モー ド ま たは VAR_LOAD モー ド に設定 し た場合、CE/INC お よ び CE_EXT/INC_EXT を それぞれ イ ン
ク リ メ ン ト /デ ク リ メ ン ト す る 必要があ り ます。 こ れ ら の信号を制御す る ための機能要件は、 非カ ス ケー ド 接続
モー ド について説明 し た要件 と 同 じ です。
BITSLICE_CONTROL の信号
RX_BIT_CTRL_IN、 RX_BIT_CTRL_OUT、 TX_BIT_CTRL_IN、 お よ び TX_BIT_CTRL_OUT 信号は、 BITSLICE_
CONTROL モジ ュ ールの入力ポー ト お よ び出力ポー ト です。 こ れ ら の専用ピ ンは、 必ず BITSLICE_CONTROL お よ び
RX_BITSLICE 間で直接接続 し 、 デザ イ ン内のほかの ど の部分に も 接続 し ない よ う にす る 必要があ り ます。 バ イ ト 内
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の 各 BITSLICE は、 BITSLICE_CONTROL の 特定 の ポ ー ト に 接続 し ま す。 そ の た め、 ピ ン 出力 を 変更 し た 場合、
RX_BITSLICE か ら BITSLICE_CONTROL への接続 も 変更する 必要があ り ます。
RX_BITSLICE の属性
表 2-19 に RX_BITSLICE の属性を示 し ます。
表 2-19 : RX_BITSLICE の属性
属性
CASCADE
DATA_WIDTH
DATA_TYPE
DELAY_TYPE
値
TRUE
FALSE
4
8
デ フ ォル ト
FALSE
タ イプ
説明
文字列
TRUE : 合計 2.5ns の 遅延 を 生成す る た め に
IDELAYE3 と ODELAYE3 ラ イ ンのカ ス ケー ド 接
続を可能にする 。 拡張 さ れた遅延は、 _EXT ピ ン
で制御 さ れ る 。
FALSE : 最大 1.25ns の IDELAYE3 遅延 ラ イ ン の
みを使用。
カ ス ケー ド 接続が不要な場合は、 FALSE に設定
し 、 拡張 (_EXT) 属性を無視で き ます。
カ ス ケ ー ド 接続 を 有 効 に し た 場合、 マ ス タ ー
IDELAYE3 属性に加え て、 カ ス ケー ド 接続 さ れ
た ODELAYE3 の拡張属性 を 検討す る 必要が あ
り ま す。
RX_BITSLICE での遅延カ ス ケー ド 接続の詳細に
ついては、 「拡張遅延制御信号」 を参照 し て く だ
さ い。
10 進数
8
シ リ アル-パ ラ レル (ISERDES) コ ンバー タ ーの幅
を指定 し ます。
こ の値は、 入力デー タ がシ リ アル-パ ラ レル コ ン
バー タ ーで拡張 さ れ る (デシ リ ア ラ イ ズ さ れ る )
幅を指定 し ます。 次の表に示す よ う に、 対応す る
BITSLICE_CONTROL の DIV_MODE 設定 と 整合
する 必要があ り ます。
RX_BITSLICE
DATA_WIDTH
BITSLICE_CONTROL
DIV_MODE
4
2
8
4
DATA
DATA_AND_CLOCK
SERIAL
None
文字列
シ リ アル モー ド では、 SERIAL に設定 し ます。
シ リ アルでない場合、 DATA_TYPE は、 入力ピ ン
DATAIN が ク ロ ッ ク を受信する のか
(DATA_AND_CLOCK を使用)、デー タ を受信す る
のか (DATA を使用) を指定 し ます。
CLOCK/CLOCK_AND_DATA の BITSLICE は、 ニ
ブル内の BITSLICE 位置ゼ ロ (QBC ま たは DBC
入力ピ ン) にのみ配置す る 必要があ り ます。
詳細は、 「ネ イ テ ィ ブ モー ド での ク ロ ッ キ ン グ」
を参照 し て く だ さ い。
DATA の RXTX_BITSLICE は、 ニブル内の任意の
BITSLICE 位置でキ ャ プチ ャ で き ます。
FIXED
VAR_LOAD
VARIABLE
FIXED
文字列
IDELAYE3 の遅延モー ド です。
詳細は、 「遅延モー ド 」 を参照 し て く だ さ い。
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表 2-19 : RX_BITSLICE の属性 (続き)
属性
値
DELAY_VALUE
0 – 1250 (TIME)
0 – 511 (COUNT)
DELAY_VALUE_EXT
0 – 1250 (TIME)
0 – 511 (COUNT)
REFCLK_FREQUENCY
DELAY_FORMAT
200.0 – 2400.0
TIME
COUNT
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デ フ ォル ト
0
0
300.0
TIME
タ イプ
説明
10 進数
TIME モー ド : ピ コ 秒 (ps) で示 し た目標値
COUNT モー ド : タ ッ プで示 し た目標値
「DELAY_VALUE お よ び DELAY_VALUE_EXT」
を参照 し て く だ さ い。
10 進数
TIME モー ド : ピ コ 秒 (ps) で示 し た目標値
COUNT モー ド : タ ッ プで示 し た目標値
「DELAY_VALUE お よ び DELAY_VALUE_EXT」
を参照 し て く だ さ い。
float 型の有効
数字 1 桁
基準 ク ロ ッ ク 周波数 (MHz) です。
こ れは、 BITSLICE_CONTROL を設定 し て使用す
る マ ス タ ー ク ロ ッ ク の周波数です。 任意の TIME
モー ド 遅延 を キ ャ リ ブ レ ー シ ョ ン す る た め に、
BISC で使用 さ れます。「ネ イ テ ィ ブ モー ド での ク
ロ ッ キ ン グ」 およ び 「内蔵自動キ ャ リ ブ レーシ ョ
ン (BISC)」 セ ク シ ョ ン を参照 し て く だ さ い。
タ ッ プ サ イ ズは、 REFCLK_FREQUENCY で決定
さ れず、 UltraScale デバ イ ス のデー タ シー ト [参
照 2] で TODELAY_RESOLUTION と し て定義 さ れてい
ます。 REFCLK_FREQUENCY 属性は、 BISC アル
ゴ リ ズ ム が タ ッ プ サ イ ズ を計算す る ために使用
し ますが、 タ ッ プ サ イ ズには影響を与え ません。
文字列
DELAY_FORMAT は、 TIME ま たは COUNT に設
定で き ます。
DELAY_FORMAT を TIME に設定 し た場合、BISC
の完了後 (EN_VTC お よ び DLY_RDY が High に
な る ) の遅延は、 DELAY_VALUE で指定 し た 値
(ps 単位) に、 デ ス テ ィ ネーシ ョ ン ク ロ ッ ク お よ
びデー タ の挿入遅延補正を加え た値にな り ます。
BISC は、 現在の タ ッ プ サ イ ズ を決定 し 、 要求 さ
れた TIME 値 (DELAY_VALUE) を 実現す る た め
に必要な タ ッ プ数を決定する ため、入力マ ス タ ー
ク ロ ッ ク と 共に REFCLK_FREQUENCY 属性を使
用 し ます。 こ のキ ャ リ ブ レーシ ョ ン では、 デバ イ
ス の プ ロ セ ス の ば ら つ き が 考 慮 さ れ ま す。
EN_VTC が High の場合、 遅延は、 電圧お よ び温
度の全範囲で要求 さ れた TIME を 実現す る よ う
にキ ャ リ ブ レーシ ョ ン さ れます。
DELAY_FORMAT を COUNT に 設定 し た 場合、
DELAY_VALUE で指定 し た値が必要な タ ッ プ数
にな り ます。 COUNT を使用す る 場合、 EN_VTC
を Low に接続す る 必要があ り ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-19 : RX_BITSLICE の属性 (続き)
属性
UPDATE_MODE
UPDATE_MODE_EXT
FIFO_SYNC_MODE
IS_CLK_EXT
_INVERTED
値
ASYNC
SYNC
MANUAL
ASYNC
SYNC
TRUE
FALSE
1'b0 ま たは 1'b1
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デ フ ォル ト
ASYNC
ASYNC
タ イプ
説明
文字列
ASYNC に設定 さ れてい る 場合は、 遅延値の変更
は受信デー タ と は無関係にな り ます。
SYNC に設定 さ れてい る 場合は、 DATAIN のエ ッ
ジ に同期 し て 遅延の変更が行われ る よ う に
DATAIN が遷移する 必要があ り ます。 こ のモー ド
は、 常に周期的に ス イ ッ チす る ク ロ ッ ク ま た は
デー タ 信号に適 し てい ます。
MANUAL に設定 し た場合、 新 し い値が有効にな
る には、LOAD を 2 回アサー ト す る 必要があ り ま
す。新 し い値を有効にする には、最初の LOAD の
アサー ト に よ っ て、 CNTVALUEIN で指定 さ れた
値 を ロ ー ド し 、 CE を ア サー ト し た 状態で再び
LOAD を アサー ト す る 必要があ り ます。 こ の属性
は、 遅延 を 更新で き る た め、 デー タ が IDLE に
な っ た場合に役立ち ます。
文字列
ASYNC に設定 さ れてい る 場合は、 受信デー タ と
は無関係に遅延値の変更が イ ン ク リ メ ン ト /デ ク
リ メ ン ト す る 。 SYNC に設定 さ れてい る 場合は、
DATAIN の エ ッ ジ に同期 し て遅延の変更が行わ
れ る よ う に DATAIN 入力信号が遷移す る 必要が
あ り ます。
ASYNC に設定 さ れてい る 場合は、 遅延値の変更
は受信デー タ と は無関係にな り ます。
SYNC に設定 さ れてい る 場合は、 DATAIN のエ ッ
ジ に同期 し て 遅延の変更が行われ る よ う に
DATAIN が遷移する 必要があ り ます。 こ のモー ド
は、 常に周期的に ス イ ッ チす る ク ロ ッ ク ま た は
デー タ 信号に適 し てい ます。
FALSE
RX_BITSLICE の内部で生成 さ れ る FIFO 書 き 込
み ク ロ ッ ク (FIFO_WRCLK_OUT) お よ び ユ ー
ザーが供給す る FIFO_RD_CLK が共通の ソ ー ス
か ら 駆動 さ れ る 場合、FIFO_SYNC_MODE 属性を
TRUE に設定で き ま す。 FIFO_WRCLK_OUT は、
BITSLICE_CONTROL 内 で、 SERIAL_MODE =
TRUE の場合に MASTER_CLK か ら 供給 さ れ る
か、 受信 し た ス ト ロ ーブ/ ク ロ ッ ク か ら 供給 さ れ
ま す。 こ れ ら の ク ロ ッ ク の詳細については、 「ネ
BOOLSTRING
イ テ ィ ブ モー ド での ク ロ ッ キ ン グ」 セ ク シ ョ ン
を参照 し て く だ さ い。
FIFO_WRCLK_OUT の ソ ースお よ び
FIFO_RD_CLK ク ロ ッ ク が共通の ソ ー ス か ら 駆
動 さ れない場合は、FIFO_SYNC_MODE を FALSE
に設定 し ま す。 RX_BITSLICE は、 デー タ を転送
す る た めに、 内部シ ン ク ロ ナ イ ザー を 利用 し ま
す。 こ のシ ン ク ロ ナ イ ザーでは、 追加の 2 サ イ ク
ルの レ イ テ ン シが発生 し ます。
1'b0
「IS_RST_INVERTED」 属性 と 同様ですが、CLK パ
ス上にあ り ます。IS_CLK_EXT_INVERTED = 1 の
場合、 イ ンバー タ ーが CLK 信号の極性の反転に
使用 さ れます。IS_CLK_EXT_INVERTED = 0 の場
合、 イ ンバー タ ーは使用 さ れません。
バイナ リ
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-19 : RX_BITSLICE の属性 (続き)
属性
値
IS_CLK_INVERTED
IS_RST_DLY_EXT
_INVERTED
IS_RST_DLY
_INVERTED
1'b0 ま たは 1'b1
1'b0 ま たは 1'b1
1'b0 ま たは 1'b1
IS_RST_INVERTED
1'b0 ま たは 1'b1
デ フ ォル ト
1'b0
1'b0
1'b0
1'b0
タ イプ
説明
バイナ リ
「IS_RST_INVERTED」 属性 と 同様 で す が、 CLK
パス上にあ り ます。 IS_CLK_INVERTED = 1 の場
合、 イ ンバー タ ーが CLK 信号の極性の反転に使
用 さ れます。 IS_CLK_INVERTED = 0 の場合、 イ
ンバー タ ーは使用 さ れません。
バイナ リ
「IS_RST_INVERTED」 属 性 と 同 様 で す が、
RST_DLY_EXT パス上にあ り ます。
IS_RST_DLY_EXT_INVERTED = 1 の場合、 イ ン
バー タ ーが RST_DLY_EXT 信号の極性の反転に
使用 さ れ ま す。 IS_RST_DLY_EXT_INVERTED =
0 の場合、 イ ンバー タ ーは使用 さ れません。
バイナ リ
「IS_RST_INVERTED」 属 性 と 同 様 で す が、
RST_DLY パ ス上にあ り ます。
IS_RST_DLY_INVERTED = 1 の 場合、 イ ン バ ー
タ ーが RST_DLY 信号の極性の反転に使用 さ れま
す。 IS_RST_DLY_INVERTED = 0 の 場合、 イ ン
バー タ ーは使用 さ れません。
バイナ リ
リ セ ッ ト パ ス上の選択可能な ロ ーカル イ ンバー
タ ーを使用 し て、 リ セ ッ ト 入力の極性を変更で き
ます。 IS_RST_INVERTED = 1 の場合、 イ ンバー
タ ーが RST 信号の極性の反転に使用 さ れ ま す。
IS_RST_INVERTED = 0 の場合、 イ ンバー タ ーは
使用 さ れません。 図 2-31 を参照 し て く だ さ い。
DELAY_VALUE および DELAY_VALUE_EXT
DELAY_FORMAT を TIME モー ド に設定 し た場合、 目的の遅延値はピ コ 秒 (ps) 単位にな り ます。 IDELAYE3 には、 指
定 し た DELAY_VALUE に追加 さ れ る サンプル ク ロ ッ ク 挿入遅延があ り ます。 そのため、 IDELAYE3 を通過す る 遅延
の合計は、 DELAY_VALUE と サンプル ク ロ ッ ク 挿入遅延の和にな り ます。
DELAY_FORMAT を COUNT モー ド に設定 し た場合、 目的の遅延値は タ ッ プ数で指定 さ れ、 電圧 と 温度に対 し て キ ャ
リ ブ レーシ ョ ン さ れません。
•
CASCADE = TRUE の場合
°
°
DELAY_FORMAT = TIME の場合、 カ ス ケー ド 接続 さ れた ODELAYE3 の DELAY_VALUE_EXT の遅延値は、
マ ス タ ー IDELAYE3 の DELAY_VALUE と 同 じ にな る 必要があ り ます。 た と えば、 必要な合計遅延 1.5ns は、
DELAY_VALUE_EXT の 0.75ns と DELAY_VALUE の 0.75ns に分割 し ます。 BISC の完了後、 こ れ ら の遅延値
は異な る 値にな る 場合があ り ます。
DELAY_FORMAT = COUNT の場合、 ODELAYE3 の DELAY_VALUE_EXT と IDELAYE3 の DELAY_VALUE
を、 タ ッ プ数で指定 し た異な る 値にで き ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
TX_BITSLICE
デー タ 送信の基本構築ブ ロ ッ ク は TX_BITSLICE であ り 、 ピ ン ま たは ピ ン ペア を介 し て使用 し ま す。 図 2-28 に示す
よ う に、 ニブル内に あ る すべての BITSLICE (6 個ま たは 7 個) は 1 つの BITSLICE_CONTROL ブ ロ ッ ク で制御 さ れ
ま す。
X-Ref Target - Figure 2-28
&RQWURODQG&ORFNLQJ
%,76/,&(B&21752/
7;%,76/,&(VWDWH
7UDQVPLWWHU&ORFNV
&RQWURODQG&ORFNLQJ
,QSXW'HOD\5HIHUHQFH&ORFN
&DOLEUDWLRQ&RQWURO
'DWD)URP'HYLFH/RJLF
7;%,76/,&(
*HQHUDO&RQWURO
&RQWURODQG&ORFNLQJ
'DWD)URP'HYLFH/RJLF
7;%,76/,&(
&RQWURODQG&ORFNLQJ
'DWD)URP'HYLFH/RJLF
7;%,76/,&(
&RQWURODQG&ORFNLQJ
'DWD)URP'HYLFH/RJLF
7;%,76/,&(
&RQWURODQG&ORFNLQJ
'DWD)URP'HYLFH/RJLF
7;%,76/,&(
$GGUHVVIURP'HYLFH/RJLF
&RQWURODQG&ORFNLQJ
5,8
'DWD)URP'HYLFH/RJLF
7;%,76/,&(
'DWDWR'HYLFH/RJLF
'DWDIURP'HYLFH/RJLF
8*BFBB
図 2-28 : ネ イ テ ィ ブ モー ド のデー タ 送信
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
TX_BITSLICE には、 BITSLICE_CONTROL を使用 し て VT に よ る 影響に対 し て継続的に補正で き る 出力遅延、 お よ び
シ リ ア ラ イ ズ ロ ジ ッ ク (4:1 ま たは 8:1) があ り ます。 図 2-29 に TX_BITSLICE のブ ロ ッ ク 図を示 し ます。
X-Ref Target - Figure 2-29
7UDQVPLVVLRQ&ORFNV
IURP
%,76/,&(B&21752/
2XWSXW
'HOD\
'DWD2XW
WR,2%
2XWSXW
5HJLVWHUV
'HOD\&RQWURO
IURP
%,76/,&(B&21752/
RU
6HULDOL]DWLRQ
'DWD,Q
IURP
,QWHUFRQQHFW
/RJLF
8*BFBB
図 2-29 : TX_BITSLICE のブ ロ ッ ク図
出力遅延
出力遅延エ レ メ ン ト は、 RIU イ ン タ ーフ ェ イ ス を介 し て BITSLICE_CONTROL か ら 制御す る か、 TX_BITSLICE の遅
延制御信号 (CLK、 CE、 INC、 LOAD、 RST_DLY、 お よ び EN_VTC) を使用 し て イ ン タ ー コ ネ ク ト ロ ジ ッ ク か ら 直接
制御で き ます。
遅延カ スケー ド 接続
TX_BITSLICE を使用 し て遅延カ ス ケー ド 接続を行 う こ と はで き ません。ODELAYE3 で実現で き る 最大遅延は、1.25ns
です。
ト ラ イ ス テー ト 制御
IOB での ト ラ イ ス テー ト 制御は、 TX_BITSLICE の T_OUT 信号か ら 接続する 必要があ り ます。 ト ラ イ ス テー ト は、 ト
ラ イ ス テー ト のシ リ ア ラ イ ズが行われ る TX_BITSLICE_TRI か ら 供給す る か (図 2-28 参照)、イ ン タ ー コ ネ ク ト ロ ジ ッ
ク か ら RXTX_BITSLICE を経由す る 組み合わせパ ス か ら 、 T 入力を介 し て供給で き ます。 図 2-30 に TX_BITSLICE プ
リ ミ テ ィ ブ を示 し ます。
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X-Ref Target - Figure 2-30
7
7%<7(B,1
7B287
2
'>@
567
7;B%,76/,&(
&(
&/.
,1&
/2$'
&179$/8(,1>@
&179$/8(287>@
567B'/<
(1B97&
5;B%,7B&75/B,1>@
5;B%,7B&75/B287>@
7;B%,7B&75/B,1>@
7;B%,7B&75/B287>@
8*BFBB
図 2-30 : TX_BITSLICE プ リ ミ テ ィ ブ
TX_BITSLICE のポー ト
表 2-20 に TX_BITSLICE のポー ト を示 し ます。
表 2-20 : TX_BITSLICE のポー ト
ポー ト
T
TBYTE_IN
I/O
説明
入力
ト ラ イ ス テー ト 制御信号を イ ン タ ー コ ネ ク ト ロ ジ ッ ク か ら 供給す る 場合は、 T
ポー ト を使用 し ます。 T ポー ト を使用す る と 、 パ ラ レ ル ワ ー ド 全体が ト ラ イ ス
テー ト にな り ます。 こ れは、 TX_BITSLICE を通過す る 組み合わせパ ス です。
入力
バ イ ト グループ ト ラ イ ス テー ト 入力です。 TBYTE_IN は、 TX_BITSLICE の 1
ビ ッ ト 幅 の 入力 で す。 ト ラ イ ス テ ー ト
バ イ ト を 使用す る 場合、
TX_BITSLICE_TRI コ ン ポーネ ン ト を 使用 し て ト ラ イ ス テー ト 信号 を シ リ ア ラ
イ ズ し 、 シ リ アル出力デー タ 内の個々の ビ ッ ト を ト ラ イ ス テー ト にす る 機能を
備え る 必要が あ り ま す。 BITSLICE_CONTROL には、 4 ビ ッ ト 幅の TBYTE_IN
ポ ー ト が あ り ま す。 TBYTE を 駆 動す る ロ ジ ッ ク を BITSLICE_CONTROL の
TBYTE_IN ポー ト に接続 し ます。 BITSLICE_CONTROL を、 バ ス制御信号を介 し
て TX_BITSLICE_TRI に接続 し ます。 TX_BITSLICE_TRI の TRI_OUT を、 ニブ
ル内の TX_BITSLICE の各 TBYTE_IN に接続 し ます。 ロ ジ ッ ク High は、 デー タ
が ト ラ イ ス テー ト ではない こ と を示 し 、ロ ジ ッ ク Low は、デー タ が ト ラ イ ス テー
ト で あ る こ と を 示 し ま す。 DATA_WIDTH が 4 の場合、 デー タ の各 ビ ッ ト を、
個々に ト ラ イ ス テー ト にで き ます。 DATA_WIDTH が 8 の場合、 各 2 ビ ッ ト のペ
ア を ト ラ イ ス テー ト にで き ます。 TX_BITSLICE の T_OUT を、 出力バ ッ フ ァ ー
の T ピ ンに接続す る 必要があ り ます。 こ れ ら の接続の詳細は、 図 2-37 を参照 し
て く だ さ い。
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表 2-20 : TX_BITSLICE のポー ト (続き)
I/O
説明
出力
TX_BITSLICE か ら の ト ラ イ ス テー ト 出力です。 出力バ ッ フ ァ ー ( ま たは双方向
バ ッ フ ァ ー ) に接続する 必要があ り ます。 TBYTE_CTL を T に設定 し た場合は、
組み合わせ出力に、 TBYTE_CTL を TBYTE_IN に設定 し た場合は、 シ リ ア ラ イ
ズ さ れた出力にで き ます。
D[7:0]
入力
TX_BITSLICE へのデー タ です。
イ ン タ ー コ ネ ク ト ロ ジ ッ ク か ら の 入力 パ ラ レ ル デー タ で す。 デー タ 幅 は
DATA_WIDTH 属性 に よ っ て 決定 さ れ、 8 ま た は 4 に 設 定 で き ま す。
DATA_WIDTH が 4 の場合は D[3:0] を使用 し 、D[7:4] を 0 に接続する 必要があ り
ます。
O
出力
TX_BITSLICE か ら のシ リ ア ラ イ ズ さ れた出力デー タ です。 出力バ ッ フ ァ ー ( ま
たは双方向バ ッ フ ァ ー ) に接続する 必要があ り ます。
RST
入力
TX_BITSLICE の リ セ ッ ト ポー ト です。O 出力を、 INIT 属性で指定 さ れた値に リ
セ ッ ト し ま す。 リ セ ッ ト のアサー ト は非同期にで き ま すが、 同期デ ィ アサー ト
が必要です。
CE
入力
ODELAYE3 レ ジ ス タ ク ロ ッ ク の ク ロ ッ ク イ ネーブル信号です。
入力
TX_BITSLICE 内の ODELAYE3 エ レ メ ン ト のすべ て の制御入力 (LOAD、 CE、
INC) は、 ク ロ ッ ク 入力 (CLK) に 同期 し ま す。 DELAY を VARIABLE ま た は
VAR_LOAD に設定 し た場合、 ク ロ ッ ク は必ず こ のポー ト に接続 し て く だ さ い。
CLK は ロ ーカル反転可能です。
入力
イ ン ク リ メ ン ト /デ ク リ メ ン ト 機能は、 イ ネーブル信号 (CE) で制御 さ れます。 こ
の イ ン タ ー フ ェ イ ス は、 ODELAYE3 が VARIABLE モー ド ま た は VAR_LOAD
モー ド の場合のみ使用で き ます。 CE が High を維持 し てい る 間、 IDELAYE3 は 1
ク ロ ッ ク (CLK) サ イ ク ルご と に 1 タ ッ プ分の イ ン ク リ メ ン ト ま たはデ ク リ メ ン
ト を実行 し ます。 INC の ス テー ト に よ り 、 ODELAYE3 の イ ン ク リ メ ン ト ま たは
デ ク リ メ ン ト が決定 さ れます。 INC = 1 の と き イ ン ク リ メ ン ト 、 INC = 0 の と き
デ ク リ メ ン ト し ます。 いずれの場合 も ク ロ ッ ク (CLK) に同期 し ます。 CE が Low
の場合、INC の ス テー ト に関係な く ODELAYE3 を通過する 遅延は変化 し ません。
CE が High にな る と 、 ク ロ ッ ク の次の立ち上が り エ ッ ジか ら イ ン ク リ メ ン ト /デ
ク リ メ ン ト が開始 し ます。 CE が Low にな る と 、 ク ロ ッ ク の次の立ち上が り エ ッ
ジ で イ ン ク リ メ ン ト /デ ク リ メ ン ト が終了 し ま す。 VAR_LOAD モー ド に あ る 場
合、 ロ ー ド 動作の間、 CE を Low に保つ必要があ り ます。
ODELAYE3 プ リ ミ テ ィ ブのプ ロ グ ラ マブル遅延 タ ッ プは ラ ッ プア ラ ウ ン ド し ま
す。 つま り 、 遅延 タ ッ プの最後 ( タ ッ プ 512) に到達す る と 、 次の イ ン ク リ メ ン ト
機能は タ ッ プ 0 に戻 り ます。 デ ク リ メ ン ト 機能について も 同様で、 タ ッ プ 0 に
到達する と タ ッ プ 511 に戻 り ます。
LOAD
入力
VARIABLE モー ド の場合、 DELAY の ロ ー ド ポー ト は、 DELAY_VALUE 属性で
設定 し た値を ロ ー ド し ます。
VAR_LOAD モー ド の場合、 DELAY の ロ ー ド ポー ト は、 CNTVALUEIN 属性で
設定 し た値を ロ ー ド し ます。 CNTVALUEIN[8:0] に現れ る 値が新 し い タ ッ プ値 と
な り ます。 LOAD は入力 ク ロ ッ ク 信号 (CLK) に同期 し た ア ク テ ィ ブ High の信号
です。
CNTVALUEIN[8:0]
入力
CNTVALUEIN ピ ンは、 ロ ー ド 可能な タ ッ プ値を動的に切 り 替え る 場合に使用 し
ます。 CNTVALUEIN は、 必要な タ ッ プ数です。
CNTVALUEOUT[8:0]
出力
CNTVALUEOUT ピ ンは、 現在の タ ッ プ値の レ ポー ト に使用 さ れ、 現在の遅延に
含 ま れ る タ ッ プ量を読み出 し ま す。 CNTVALUEOUT は、 EN_VTC が Low の場
合にのみサンプ リ ン グする 必要があ り ます。
RST_DLY
入力
TX_BITSLICE 内の ODELAYE3 プ リ ミ テ ィ ブの リ セ ッ ト ポー ト です。 内部の
ODELAYE3 を DELAY_VALUE 属性で指定 し た値に リ セ ッ ト し ます。
ポー ト
T_OUT
CLK
INC
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表 2-20 : TX_BITSLICE のポー ト (続き)
ポー ト
EN_VTC
I/O
説明
入力
High : BITSLICE_CONTROL を有効に し 、 VT に対 し て遅延を一定に保つ。
Low : VT 補正機能が無効にな る 。
TIME モー ド を使用す る 場合、初期 BISC の間、EN_VTC 信号を High にプルア ッ
プす る 必要があ り ます。
COUNT モー ド で使用す る 場合、 EN_VTC 信号を Low にプルダ ウ ンす る 必要が
あ り ます。
TIME モー ド お よ び COUNT モー ド の BITSLICE を同 じ ニブル内で用い る 場合、
TIME モー ド で使用 さ れ る BITSLICE では EN_VTC を High にプルア ッ プす る 必
要があ り 、 COUNT モー ド で利用 さ れ る BITSLICE では EN_VTC を High ま たは
Low にす る こ と がで き ます。 COUNT モー ド で遅延カ ウ ン タ ーを使用する 場合、
EN_VTC ピ ン を Low にする 必要があ り ます。
次の RX/TX_BIT_CTRL_OUT ピ ンお よ び RX/TX_BIT_CTRL_IN ピ ンは、 BITSLICE_CONTROL か ら TX_BITSLICE (ま たはそ
の逆方向) への 40 ビ ッ ト バ ス接続です。 こ れ ら の 40 ビ ッ ト バ ス は、 BITSLICE_CONTROL と TX_BITSLICE 間でデー タ 信
号、 ク ロ ッ ク 信号、 RIU の信号、 お よ びス テー タ ス の各信号を伝送 し ます。 TX_BITSLICE を使用す る 場合は、 こ れ ら のバ ス
を適切な BITSLICE_CONTROL の入力バ スお よ び出力バ ス に接続する 必要があ り ます (図 2-39)。
例:
TX_BITSLICE_0 を使用す る 場合は、 RX/TX_BIT_CTRL_OUT を BITSLICE_CONTROL の RX/TX_BIT_CTRL_IN0 に接続 し 、
RX/TX_BIT_CTRL_IN バ ス を BITSLICE_CONTROL の RX/TX_BIT_CTRL_OUT0 バ ス に接続す る 必要があ り ます。
こ れ ら のバス は、 BITSLICE_CONTROL と BITSLICE 間の専用配線で構成 さ れてい ます。
RX_BIT_CTRL_IN[39:0]
入力
BITSLICE_CONTROL か ら の入力制御バス です。 「BITSLICE_CONTROL の信号」
を参照 し て く だ さ い。
RX_BIT_CTRL_OUT[39:0]
出力
BITSLICE_CONTROL への出力制御バス です。「BITSLICE_CONTROL の信号」 を
参照 し て く だ さ い。
TX_BIT_CTRL_IN[39:0]
入力
BITSLICE_CONTROL か ら の入力制御バス です。 「BITSLICE_CONTROL の信号」
を参照 し て く だ さ い。
TX_BIT_CTRL_OUT[39:0]
出力
BITSLICE_CONTROL への出力制御バス です。「BITSLICE_CONTROL の信号」 を
参照 し て く だ さ い。
BITSLICE_CONTROL の信号
RX_BIT_CTRL_IN、 RX_BIT_CTRL_OUT、 TX_BIT_CTRL_IN、 お よ び
TX_BIT_CTRL_OUT
信号 は、
BITSLICE_CONTROL モジ ュ ールの入力ポー ト お よ び出力ポー ト です。 こ れ ら の専用ピ ンは、 BITSLICE_CONTROL
お よ び TX_BITSLICE 間で直接接続 し 、 デザ イ ン内のほかのど の部分に も 接続 し ない よ う にする 必要があ り ます。 バ
イ ト 内の各 BITSLICE は、 BITSLICE_CONTROL の特定のポー ト に接続 し ます。 そのため、 ピ ン出力を変更 し た場合、
TX_BITSLICE か ら BITSLICE_CONTROL への接続 も 変更す る 必要があ り ます。
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TX_BITSLICE の属性
表 2-21 に TX_BITSLICE の属性を示 し ます。
表 2-21 : TX_BITSLICE の属性
属性
DATA_WIDTH
値
4 ま たは 8
デ フ ォル ト
8
タ イプ
説明
10 進数
パ ラ レ ル-シ リ アル (OSERDESE3) コ ン バー タ ー
の幅を指定 し ます。
DATA_WIDTH 属性は、 TX_BITSLICE のパ ラ レ
ル入力デー タ を指定 し ま す。 DATA_WIDTH は、
BITSLICE_CONTROL の DIV_MODE 属性の設定
と 一致す る 必要があ り ます。
TBYTE_IN
ま たは T
TBYTE_IN
文字列
OSERDESE3 モー ド の場合のみ、TYBYTE_CTL 属
性がデフ ォル ト で TBYTE_IN に設定 さ れます。
TYBYTE_CTL は、 T 入力ま たは TBYTE_IN 入力
を選択 し ます。 TBYTE_IN 入力を使用す る 場合、
TX_BITSLICE_TRI を 使用 し て ト ラ イ ス テ ー ト
信号を生成す る 必要があ り ます。T 入力を使用す
る 場合、 T 入力は イ ン タ ー コ ネ ク ト ロ ジ ッ ク か
ら 駆動 さ れます。
INIT
1'b0 ま たは
1'b1
1'b1
バイナ リ
TX_BITSLICE のシ リ ア ラ イ ズ さ れたデー タ 出力
であ る O ポー ト の初期値を指定 し ます。
DELAY_TYPE
FIXED
VAR_LOAD
VARIABLE
FIXED
文字列
ODELAYE3 の遅延モー ド です。
詳細は、 「遅延モー ド 」 を参照 し て く だ さ い。
0 – 1250 (TIME)
0 – 511 (COUNT)
0
10 進数
DELAY_FORMAT を TIME モー ド に設定す る と 、
目的の値はピ コ 秒 (ps) 単位にな り ます。
DELAY_FORMAT を COUNT モー ド に設定す る
と 、 目的の値は タ ッ プ数単位にな り ます。
TBYTE_CTL
DELAY_VALUE
REFCLK_FREQUENCY
200.0 – 2400.0
300.0
float 型の有効
数字 1 桁
基準 ク ロ ッ ク 周波数 (MHz) です。
こ れは、 BITSLICE_CONTROL を設定 し て使用す
る マ ス ター ク ロ ッ ク の周波数です。 任意の TIME
モー ド 遅延 を キ ャ リ ブ レ ー シ ョ ン す る た め に、
BISC で使用 さ れます。「ネ イ テ ィ ブ モー ド での ク
ロ ッ キ ン グ」 および 「内蔵自動キ ャ リ ブ レーシ ョ
ン (BISC)」 セ ク シ ョ ン を参照 し て く だ さ い。 タ ッ
プ サ イ ズは、 REFCLK_FREQUENCY で決定 さ れ
ず、UltraScale デバ イ ス のデータ シー ト [参照 2] で
TODELAY_RESOLUTION と し て 定義 さ れ て い ま す。
REFCLK_FREQUENCY 属性は、BISC アルゴ リ ズ
ム が タ ッ プ サ イ ズ を計算す る ために使用 し ま す
が、 タ ッ プ サ イ ズには影響を与え ません。
OUTPUT_PHASE_90
TRUE ま たは
FALSE
FALSE
文字列
90° に位相シ フ ト さ れた遅延出力です。0° ま たは
90° のいずれかの出力位相を選択で き ます。
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表 2-21 : TX_BITSLICE の属性 (続き)
属性
DELAY_FORMAT
UPDATE_MODE
ENABLE_PRE_
EMPHASIS
IS_CLK_INVERTED
値
TIME
COUNT
ASYNC
SYNC
MANUAL
TRUE
FALSE
1'b0 ま たは
1'b1
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デ フ ォル ト
TIME
ASYNC
FALSE
1'b0
タ イプ
説明
文字列
DELAY_FORMAT は、TIME ま たは COUNT に設
定で き ま す。 DELAY_FORMAT を TIME に設定
し た場合、 遅延値は、 DELAY_VALUE で指定 し
た値 (ピ コ 秒) にな り 、 BISC でキ ャ リ ブ レーシ ョ
ン さ れます。 BISC は、 現在の タ ッ プ サ イ ズ を決
定 し 、要求 さ れた TIME を実現す る ために必要な
タ ッ プ数を決定す る ために、 REFCLK_
FREQUENCY 属性を入力マ ス タ ー ク ロ ッ ク と 共
に使用 し ます。 こ のキ ャ リ ブ レーシ ョ ンでは、デ
バ イ ス の プ ロ セ ス のば ら つ き が考慮 さ れ ま す。
EN_VTC が High の場合、 遅延は、 電圧 と 温度の
全範囲で TIME を実現す る よ う に キ ャ リ ブ レ ー
シ ョ ン さ れます。
DELAY_FORMAT を COUNT に 設定 し た 場合、
DELAY_VALUE で指定 し た値が必要な タ ッ プ数
にな り ます。 COUNT を使用す る 場合、 EN_VTC
を Low に接続する 必要があ り ます。
文字列
ASYNC に設定 さ れてい る 場合は、 遅延値の変更
は受信デー タ と は無関係にな り ます。
SYNC に設定 さ れてい る 場合は、D のエ ッ ジに同
期 し て遅延の変更が行われ る よ う に ODELAYE3
の入力デー タ が遷移す る 必要が あ り ま す。 こ の
モー ド は、 常に周期的に ス イ ッ チす る ク ロ ッ ク
ま たはデー タ 信号に適 し てい ます。
MANUAL に設定 し た場合、 新 し い値が有効にな
る には、 LOAD を 2 回アサー ト す る 必要があ り
ます。新 し い値を有効にする には、最初の LOAD
のアサー ト に よ っ て、 CNTVALUEIN で指定 さ れ
た値を ロ ー ド し 、 CE を アサー ト し た状態で再び
LOAD を ア サー ト す る 必要が あ り ま す。 こ の属
性は、 遅延を更新で き る ため、 デー タ が IDLE に
な っ た場合に役立ち ます。
文字列
双方向 IOB の 属性 と 共 に使用 し て、 プ リ エ ン
フ ァ シ ス を有効ま たは無効に し ます。
プ リ エ ン フ ァ シ ス につい ては、 第 1 章に記載 さ
れて い ま す。 プ リ エ ン フ ァ シ ス を有効にす る に
は、 ENABLE_PRE_EMPHASIS 属性を IOB と 共
に使用 し ます。「 ト ラ ン ス ミ ッ タ ー プ リ エン フ ァ
シ ス」 を参照 し て く だ さ い。
バイナ リ
「IS_RST_INVERTED」 属性 と 同様ですが、 CLK
パ ス上にあ り ます。 IS_CLK_INVERTED = 1 の場
合、 イ ンバー タ ーが CLK 信号の極性の反転に使
用 さ れます。 IS_CLK_INVERTED = 0 の場合、 イ
ンバー タ ーは使用 さ れません。
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表 2-21 : TX_BITSLICE の属性 (続き)
属性
IS_RST_DLY_
INVERTED
IS_RST_INVERTED
値
1'b0 ま たは
1'b1
1'b0 ま たは
1'b1
デ フ ォル ト
1'b0
1'b0
タ イプ
説明
バイナ リ
1 の場合、 RST_DLY 信号の極性を反転 し ます。
「IS_RST_INVERTED」 属 性 と 同 様 で す が、
RST_DLY パ ス上にあ り ます。 IS_RST_DLY_
INVERTED = 1 の 場合、 イ ン バ ー タ ー が
RST_DLY 信号 の 極性 の 反転 に 使用 さ れ ま す。
IS_RST_DLY_INVERTED = 0 の場合、 イ ン バー
タ ーは使用 さ れません。
バイナ リ
リ セ ッ ト パ ス上の選択可能な ロ ーカル イ ンバー
タ ーを使用 し て、 リ セ ッ ト 入力の極性 を変更で
き ます。IS_RST_INVERTED = 1 の場合、イ ンバー
タ ーが RST 信号の極性の反転に使用 さ れ ま す。
IS_RST_INVERTED = 0 の場合、 イ ンバー タ ーは
使用 さ れません。 図 2-31 を参照 し て く だ さ い。
X-Ref Target - Figure 2-31
,6B567B,19(57('
5HVHW
8*BFBB
図 2-31 : IS_RST_INVERTED 属性
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RXTX_BITSLICE
図 2-32 に示す よ う に、BITSLICE_CONTROL を RXTX_BITSLICE プ リ ミ テ ィ ブお よ び双方向バ ッ フ ァ ー と 接続す る こ
と に よ っ て、 ネ イ テ ィ ブ モー ド の双方向回路を実現で き ます。 わか り やす く する ために、 3 つの双方向 I/O のみを示
し てい ます。
X-Ref Target - Figure 2-32
&RQWURODQG&ORFNLQJ
%,76/,&(B&21752/
7UDQVPLWWHU&ORFNV
7;%,76/,&(VWDWH
,QSXW'HOD\5HIHUHQFH&ORFN
&RQWURODQG&ORFNLQJ
&DOLEUDWLRQ&RQWURO
*HQHUDO&RQWURO
'DWD)URP,QWHUFRQQHFW/RJLF
5;7;%,76/,&(
'DWDWR
,QWHUFRQQHFW
/RJLF
&RQWURODQG&ORFNLQJ
'DWD)URP,QWHUFRQQHFW/RJLF
5;7;%,76/,&(
'DWDWR
,QWHUFRQQHFW
/RJLF
&RQWURODQG&ORFNLQJ
'DWD)URP,QWHUFRQQHFW/RJLF
5;7;%,76/,&(
'DWDWR
,QWHUFRQQHFW
/RJLF
5,8
$GGUHVVIURP,QWHUFRQQHFW/RJLF
'DWDWR,QWHUFRQQHFW/RJLF
'DWDIURP,QWHUFRQQHFW/RJLF
8*BB
図 2-32 : ネ イ テ ィ ブ モー ド を使用する双方向動作
RXTX_BITSLICE には、 入力パ ス と 出力パ ス の両方が含 ま れて い ま す。 入力遅延お よ び出力遅延が含 ま れてお り 、
BITSLICE_CONTROL、 出力パス上の 4:1 ま たは 8:1 用のシ リ ア ラ イ ズ ロ ジ ッ ク 、 お よ び入力パ ス上の 1:4 ま たは 1:8
用のデシ リ ア ラ イ ズ ロ ジ ッ ク に よ っ て、 VT の変動に対 し て継続的に補正で き ます。 入力パス には、 汎用 イ ン タ ー コ
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ネ ク ト ロ ジ ッ ク 内の別の ク ロ ッ ク ド メ イ ンへの受信デー タ の接続を可能にす る 深 さ が浅い FIFO も 含まれてい ます。
図 2-33 に RXTX_BITSLICE のブ ロ ッ ク 図を示 し ます。
X-Ref Target - Figure 2-33
'HOD\&RQWURO
7UDQVPLVVLRQ&ORFNV
IURP
IURP
%,76/,&(B&21752/ %,76/,&(B&21752/
VWDWH&RQWURO
2XWSXW
'HOD\
,QSXW
'HOD\
2XWSXW
5HJLVWHUV
,QSXW
5HJLVWHUV
RU
6HULDOL]DWLRQ
RU
'HVHULDOL]DWLRQ
6DPSOLQJ&ORFNV
'HOD\&RQWURO
IURP
IURP
%,76/,&(B&21752/
%,76/,&(B&21752/
GHHS
),)2
'DWD,Q
IURP/RJLF
'DWD2XWWR
,QWHUFRQQHFW
/RJLF
),)2&RQWURODQG
&ORFNLQJIURP
%,76/,&(B&21752/
8*BFBB
図 2-33 : RXTX_BITSLICE のブ ロ ッ ク 図
入力および出力遅延
入力遅延エ レ メ ン ト は、 RIU イ ン タ ーフ ェ イ ス を介 し て BITSLICE_CONTROL か ら 制御す る か、 RXTX_BITSLICE の
遅延制御信号 (CLK、 CE、 INC、 LOAD、 RST_DLY、 お よ び EN_VTC) を使用 し て イ ン タ ー コ ネ ク ト ロ ジ ッ ク か ら 直
接制御で き ます。
遅延カ スケー ド 接続
RXTX_BITSLICE を使用 し て遅延カ ス ケー ド 接続を行 う こ と はで き ません。入力パ ス上の IDELAYE3 お よ び出力パ ス
上の ODELAYE3 で実現で き る 最大遅延は、 1.25ns です。
ト ラ イ ス テー ト 制御
IOB での ト ラ イ ス テー ト 制御は、 RXTX_BITSLICE の T_OUT 信号か ら 接続す る 必要があ り ます。 ト ラ イ ス テー ト は、
ト ラ イ ス テー ト のシ リ ア ラ イ ズが行われ る TX_BITSLICE_TRI か ら 供給す る か (図 2-33 参照)、 イ ン タ ー コ ネ ク ト ロ
ジ ッ ク か ら 駆動で き る T 入力を介 し 、 RXTX_BITSLICE を経由す る 組み合わせパ ス か ら 供給で き ます。
FIFO
FIFO は、 ビ ッ ト 単位の深 さ 8 の FIFO です。 IOB デー タ は、 デシ リ ア ラ イ ズ さ れた後に、 内部で生成 さ れた分周 ク
ロ ッ ク (FIFO_WRCLK_OUT) に よ っ て、 こ の FIFO に書 き 込まれ ます。 グ ロ ーバル ク ロ ッ ク か ら 供給 さ れ る FIFO 読
み出 し ク ロ ッ ク (信号 FIFO_RD_CLK) は、 FIFO の読み出 し 側か ら デー タ を読み出 し て イ ン タ ー コ ネ ク ト ロ ジ ッ ク に
レ ジ ス タ 格納す る ために使用 さ れます。 FIFO は EMPTY フ ラ グ を提供 し ます。 FIFO_RD_CLK と 同期す る 必要のあ る
FIFO_RD_ENABLE 信号が存在 し ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
図 2-34 に RXTX_BITSLICE プ リ ミ テ ィ ブ を示 し ます。 図 2-34 の黒は入力、 灰色は出力を表わ し てい ます。 表 2-22 に
RXTX_BITSLICE のポー ト を示 し ます。
X-Ref Target - Figure 2-34
'$7$,1
4>@
),)2B5'B&/.
),)2B5'B(1
2
),)2B(037<
7B287
),)2B:5&/.B287
5;B567
5;B&(
5;B&/.
5;B,1&
5;B/2$'
5;B&179$/8(,1>@
5;B&179$/8(287>@
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図 2-34 : RXTX_BITSLICE プ リ ミ テ ィ ブ
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RXTX_BITSLICE のポー ト
表 2-22 : RXTX_BITSLICE のポー ト
I/O
説明
入力
こ れは、 IOB か ら の入力 (受信) 信号です。 単一出力を持つ差動双方向バ ッ フ ァ ー
(た と えば、 IOBUFDS) を使用す る 場合、 RXTX_BITSLICE を差動ペアの P の隣に配
置 し ます。 相補出力を備え る 差動双方向バ ッ フ ァ ー (た と えば、 IOBUFDS_DIFF_
OUT) を使用す る 場合 、 RXTX_BITSLICE を P 入力 と N 入力の両方に配置 し ます。
IOB か ら は、 デー タ 信号ま たは ク ロ ッ ク 信号を入力する こ と がで き 、 それ ら の信号
の タ イ プは、 RXTX_BITSLICE の DATA_TYPE 属性で選択 し ます。
IOB が入力ス ト ロ ーブ/ ク ロ ッ ク 信号であ り 、それ ら の信号が BITSLICE_CONTROL
を通 じ て、 デー タ の取 り 込みに使用 さ れ る ほかの受信 BITSLICE に 転送 さ れ る 場
合、 DATA_TYPE を CLOCK_AND_DATA に設定する 必要があ り ます。 詳細は、 「ネ
イ テ ィ ブ モー ド での ク ロ ッ キ ン グ」 セ ク シ ョ ン を参照 し て く だ さ い。
こ の ス ト ロ ーブ/ ク ロ ッ ク の BITSLICE は、 QBC ま たは DBC IOB サ イ ト (ニブル内
の BITSLICE 位置ゼ ロ に必ず配置 さ れ る ) に配置する 必要があ り ます。 詳細は、 「ネ
イ テ ィ ブ モー ド での ク ロ ッ キ ン グ」 セ ク シ ョ ン を参照 し て く だ さ い。
IOB か ら の入力信号がデー タ のみであ る 場合、 ニブル内の任意の BITSLICE 位置に
配置で き ます。
FIFO_RD_CLK
入力
こ のビ ッ ト の FIFO に対する 読み出 し ク ロ ッ ク です。
デシ リ ア ラ イ ズ さ れた受信デー タ は、 供給 さ れた FIFO_RD_CLK 信号を使用 し て
FIFO か ら 読み出 さ れ ます。 こ の信号は、 入力デー タ のサ ン プ リ ン グ周波数の分周
ク ロ ッ ク で あ る 必要があ り ま す。 詳細は、 「ネ イ テ ィ ブ モー ド での ク ロ ッ キ ン グ」
セ ク シ ョ ン を参照 し て く だ さ い。
FIFO_RD_EN
入力
こ のビ ッ ト の FIFO に対す る イ ネーブル信号です。
RX FIFO か ら の読み出 し 動作を有効に し ます。 ア ク テ ィ ブ High です。
出力
RX FIFO か ら イ ン タ ー コ ネ ク ト ロ ジ ッ ク に送信 さ れ る 、 デシ リ ア ラ イ ズ さ れた (パ
ラ レル) 出力デー タ です。 RX_DATA_WIDTH = 4 の場合、 Q[3:0] はキ ャ プチ ャ さ れ
たデー タ を出力 し 、 Q[7:4] は未接続の ま ま にする こ と がで き ます。 パ ラ レル デー タ
は、 図 2-26 に示 し た順序で出力 さ れます。
BITSLICE が 4 ビ ッ ト モー ド で使用 さ れ る 場合、デー タ は Q[3:0] か ら キ ャ プチ ャ で
き 、 Q5 では DATAIN に到達する シ リ アル デー タ ス ト リ ーム を表 し ます。
BITSLICE 0 お よ び 6 (上位ニブルの BITSLICE 0) では、DATAIN か ら Q5 ま でのルー
ト スルーは VTC_RDY がアサー ト さ れた後にのみ使用可能です。
O
出力
TX_BITSLICE か ら のシ リ ア ラ イ ズ さ れた出力デー タ です。出力バ ッ フ ァ ー (ま たは
双方向バ ッ フ ァ ー ) に接続する 必要があ り ます。
差動双方向バ ッ フ ァ ーを使用す る 場合は、 RXTX_BITSLICE を、 差動ペアの P の隣
に配置 し ます。
FIFO_EMPTY
出力
こ のビ ッ ト の FIFO に対す る Empty フ ラ グです。 High の場合、 FIFO にデー タ がな
い こ と を示 し ます。
T_OUT
出力
RXTX_BITSLICE か ら の ト ラ イ ス テー ト 出力を、 双方向バ ッ フ ァ ーの ト ラ イ ス テー
ト ピ ンに接続する 必要があ り ます。
ポー ト
DATAIN
Q[7:0]
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-22 : RXTX_BITSLICE のポー ト (続き)
I/O
説明
出力
イ ン タ ー コ ネ ク ト ロ ジ ッ ク で使用 さ れ る 、 内部で分周 さ れた FIFO 書き 込み ク ロ ッ
ク 出力です。
RXTX_BITSLICE 位置 0 でのみ有効です。
こ の出力は、 受信サ ン プル ク ロ ッ ク の分周 ク ロ ッ ク です。 キ ャ プチ ャ さ れたパ ラ
レ ル デー タ を RX FIFO に書 き 込むた めに RXTX_BITSLICE の内部で使用 さ れ ま
す。 こ の信号は、 ニブル内の位置ゼ ロ の RXTX_BITSLICE か ら のみ配線する こ と が
で き 、 ほかの ど の RXTX_BITSLICE 位置に も 接続 し ない よ う にす る 必要が あ り ま
す。
こ のポー ト は、 経験豊富な設計者にのみ推奨 さ れます。
ス タ テ ィ ッ ク タ イ ミ ン グ解析を行 う 場合、 生成 さ れた ク ロ ッ ク を タ イ ミ ン グ制約
の一部 と し て指定す る 必要があ り ます。 た と えば、DATA_WIDTH = 4、DATA_TYPE
= CLOCK_AND_DATA に設定 し 、 サンプル受信 ク ロ ッ ク が rx_clk_in と い う ポー ト
を経由 し て RXTX_BITSLICE イ ン ス タ ン ス rx_clock_bitslice_inst (ニブル位置ゼ ロ )
を駆動す る 場合、 BITSLICE_CONTROL で SERIAL_MODE = FALSE に設定 し た と
仮定す る と 、 次の XDC の例では、 必要な ク ロ ッ ク を FIFO_WRCLK_OUT ピ ンに生
成 し ます。
create_clock -name rx_clk -period 2.000 -waveform {0.000
1.000} [get_ports rx_clk_in]
create_generated_clock -divide_by 2 -source [get_ports
rx_clk_in] -name fifo_wrclk
rx_clock_bitslice_inst/FIFO_WRCLK_OUT
RX_RST
入力
ISERDESE3 ブ ロ ッ ク 、 非同期アサー ト 、 お よ び同期デ ィ アサー ト を リ セ ッ ト し ま
す。 ア ク テ ィ ブ High です。 RST がアサー ト さ れ る 間、 Q[7:0] はゼ ロ に リ セ ッ ト さ
れます。
詳細は、 「ネ イ テ ィ ブ モー ド の リ セ ッ ト シーケ ン ス」 を参照 し て く だ さ い。
RX_CE
入力
IDELAYE3 レ ジ ス タ ク ロ ッ ク (RX_CLK) の ク ロ ッ ク イ ネーブル信号です。
「RX_INC」 を参照 し て く だ さ い。
入力
RXTX_BITSLICE 内 の IDELAYE3 エ レ メ ン ト の すべ て の 制御入力 (RX_LOAD、
RX_CE、 お よ び RX_INC) は、 IDELAYE3 の ク ロ ッ ク 入力 (RX_CLK) に同期 し ます。
IDELAYE3 を VARIABLE ま たは VAR_LOAD に設定 し た場合、 ク ロ ッ ク は必ず こ
のポー ト に接続 し て く だ さ い。RX_CLK は ロ ーカル反転可能で、グ ロ ーバル ク ロ ッ
ク バ ッ フ ァ ーか ら 供給する 必要があ り ます。
こ の ピ ンに接続 さ れ る ク ロ ッ ク 信号は、TX_CLK ピ ンに接続 さ れ る ク ロ ッ ク 信号 と
同 じ であ る 必要があ り ます。
入力
IDELAYE3 の イ ン ク リ メ ン ト /デ ク リ メ ン ト 信号 (RX_CE お よ び RX_INC) です。
イ ン ク リ メ ン ト /デ ク リ メ ン ト 機能は、 イ ネーブル信号 (RX_CE) で制御 さ れ ま す。
こ の イ ン タ ーフ ェ イ スは、 DELAY が VARIABLE モー ド ま たは VAR_LOAD モー ド
の場合にのみ使用で き ます。RX_CE が High を維持 し てい る 間、DELAY は 1 ク ロ ッ
ク (RX_CLK) サ イ ク ルご と に 1 タ ッ プ分の イ ン ク リ メ ン ト ま たはデ ク リ メ ン ト を
実行 し ます。 RX_INC の ス テー ト に よ り 、 DELAY の イ ン ク リ メ ン ト ま たはデ ク リ
メ ン ト が決定 さ れます。 RX_INC = 1 の と き イ ン ク リ メ ン ト 、 RX_INC = 0 の と き デ
ク リ メ ン ト し ます。 いずれの場合 も ク ロ ッ ク (RX_CLK) に同期 し ます。 RX_CE が
Low の場合、 RX_INC の ス テー ト に関係な く DELAY エ レ メ ン ト を通過する 遅延は
変化 し ません。 RX_CE が High にな る と 、 ク ロ ッ ク の次の立ち上が り エ ッ ジか ら イ
ン ク リ メ ン ト /デ ク リ メ ン ト が開始 し ます。 RX_CE が Low にな る と 、 ク ロ ッ ク の次
の立ち上が り エ ッ ジ で イ ン ク リ メ ン ト /デ ク リ メ ン ト が終了 し ま す。 VAR_LOAD
モー ド にあ る 場合、 ロ ー ド 動作の間、 RX_CE を Low に保つ必要があ り ます。
DELAY プ リ ミ テ ィ ブのプ ロ グ ラ マブル遅延 タ ッ プは ラ ッ プア ラ ウ ン ド し ます。 つ
ま り 、 遅延 タ ッ プの最後 (RX_CNTVALUEOUT = 511) に到達する と 、 次の イ ン ク リ
メ ン ト 機能は タ ッ プ 0 に戻 り ます。 デ ク リ メ ン ト 機能について も 同様で、 タ ッ プ 0
に到達す る と タ ッ プ 511 に戻 り ます。
ポー ト
FIFO_WRCLK_OUT
RX_CLK
RX_INC
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-22 : RXTX_BITSLICE のポー ト (続き)
I/O
説明
RX_LOAD
入力
CNTVALUE を CNTVALUEIN か ら IDELAYE3 に ロ ー ド し ます。
VARIABLE モー ド の場合、IDELAYE3 の ロ ー ド ポー ト RX_LOAD は、RX_DELAY_
VALUE 属性で設定 し た値を ロ ー ド し ます。 VAR_LOAD モー ド の場合、 DELAY の
ロ ー ド ポー ト RX_LOAD は、 CNTVALUEIN 属性で設定 し た値 を ロ ー ド し ま す。
CNTVALUEIN[8:0] に現れ る 値が新 し い タ ッ プ値 と な り ます。 RX_LOAD は遅延 ク
ロ ッ ク 信号 (RX_CLK) に同期 し た ア ク テ ィ ブ High の信号です。
RX_CNTVALUEIN[8:0]
入力
RX_CNTVALUEIN ピ ンは、 ロ ー ド 可能な タ ッ プ値を動的に切 り 替え る 場合に使用
し ます。 RX_CNTVALUEIN は、 必要な タ ッ プ数です。
RX_CNTVALUEOUT[8:0]
出力
RX_CNTVALUEOUT ピ ンは、 現在の IDELAYE3 の タ ッ プ値を レ ポー ト する ために
使用 さ れ、 現在の IDELAYE3 の タ ッ プ量を読み出 し ます。 RX_CNTVALUEOUT は、
RX_EN_VTC が Low の場合にのみサンプ リ ン グす る 必要があ り ます。
RX_RST_DLY
入力
RXTX_BITSLICE 内の IDELAYE3 コ ン ポーネ ン ト の リ セ ッ ト ポー ト です。 内部の
IDELAYE3 を、 RX_DELAY_VALUE 属性で指定 さ れた値に リ セ ッ ト し ます。
入力
High : BITSLICE_CONTROL を有効に し 、 VT に対 し て遅延を一定に保つ。
Low : VT 補正機能が無効にな る 。
TIME モー ド を使用する 場合、 初期 BISC の間、 EN_VTC 信号を High にプルア ッ プ
す る 必要があ り ます。
COUNT モー ド で使用す る 場合、EN_VTC 信号を Low にプルダ ウ ンする 必要があ り
ます。
TIME モー ド お よ び COUNT モー ド の BITSLICE を 同 じ ニ ブル内で用い る 場合、
TIME モー ド で使用 さ れ る BITSLICE では RX_EN_VTC を High にプルア ッ プす る
必要があ り 、 COUNT モー ド で利用 さ れ る BITSLICE では RX_EN_VTC を High ま
たは Low にする こ と がで き ます。COUNT モー ド で遅延カ ウ ン タ ーを使用する 場合
は、 RX_EN_VTC ピ ン を Low にす る 必要があ り ます。
入力
送信用の イ ン タ ーコ ネ ク ト ロ ジ ッ ク か ら の入力パ ラ レル デー タ です。 デー タ 幅は
TX_DATA_WIDTH 属性 に よ っ て 決定 さ れ、 8 ま た は 4 に 設定 で き ま す。
TX_DATA_WIDTH が 4 の場合は D[3:0] を使用 し 、 D[7:4] を 0 に接続する 必要があ
り ます。
入力
イ ン タ ー コ ネ ク ト ロ ジ ッ ク か ら 、RXTX_BITSLICE を経由する 組み合わせパ ス か ら
の ト ラ イ ス テー ト 入力です。
ト ラ イ ス テー ト 制御信号が イ ン タ ー コ ネ ク ト ロ ジ ッ ク か ら 供給 さ れ る 場合、T ポー
ト を使用 し ます。 T ポー ト を使用する と 、 パ ラ レル ワ ー ド 全体が ト ラ イ ス テー ト に
な り ます。 こ れは、 TX_BITSLICE を通過する 組み合わせパ ス です。
入力
TX_BITSLICE_TRI か ら の ト ラ イ ス テー ト 入力です。
TBYTE_IN は、 バ イ ト グループ ト ラ イ ス テー ト 入力です。 RXTX_BITSLICE の 1
ビ ッ ト 幅の入力です。 ト ラ イ ス テー ト バ イ ト を使用す る 場合、 TX_BITSLICE_TRI
コ ン ポーネ ン ト を使用 し て ト ラ イ ス テー ト 信号を シ リ ア ラ イ ズ し 、 シ リ アル出力
デー タ 内の個々の ビ ッ ト を ト ラ イ ス テー ト にす る 機能 を 備え る 必要が あ り ま す。
BITSLICE_CONTROL には、 4 ビ ッ ト 幅の TBYTE_IN ポー ト が あ り ま す。 TBYTE
を 駆動す る ロ ジ ッ ク を BITSLICE_CONTROL の TBYTE_IN ポー ト に接続 し ま す。
BITSLICE_CONTROL を、バ ス制御信号を介 し て TX_BITSLICE_TRI に接続 し ます。
TX_BITSLICE_TRI の TRI_OUT を、 ニブル内の各 RXTX_BITSLICE の TBYTE_IN
に接続 し ま す。 ロ ジ ッ ク High は、 デー タ が ト ラ イ ス テー ト ではない こ と を示 し 、
ロ ジ ッ ク Low は、 デー タ が ト ラ イ ス テー ト であ る こ と を示 し ます。 DATA_WIDTH
が
4
の 場合、 デー タ の 各 ビ ッ ト を、 個々 に ト ラ イ ス テ ー ト に で き ま す。
DATA_WIDTH が 8 の 場合、 各 2 ビ ッ ト の ペ ア を ト ラ イ ス テ ー ト に で き ま す。
RXTX_BITSLICE の T_OUT を、 出力バ ッ フ ァ ーの T ピ ンに接続する 必要があ り ま
す。 こ れ ら の接続の詳細は、 図 2-37 を参照 し て く だ さ い。
ポー ト
RX_EN_VTC
D[7:0]
T
TBYTE_IN
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表 2-22 : RXTX_BITSLICE のポー ト (続き)
I/O
説明
TX_RST
入力
こ れは、 OSERDESE3 の RST です。
RXTX_BITSLICE の リ セ ッ ト ポー ト であ り 、 O 出力を、 INIT 属性で指定 さ れた値
に リ セ ッ ト し ます。 リ セ ッ ト のアサー ト は非同期にで き ますが、 同期デ ィ アサー ト
が必要です。
TX_CE
入力
ODELAYE3 レ ジ ス タ ク ロ ッ ク の ク ロ ッ ク イ ネーブル信号です。 「TX_INC」 を参照
し て く だ さ い。
入力
LOAD お よ び CE INC のサンプ リ ン グに使用 さ れ る ODELAYE3 の ク ロ ッ ク 信号 ｄ
す。
RXTX_BITSLICE 内 の ODELAYE3 エ レ メ ン ト の すべ て の 制御入力 (TX_LOAD、
TX_CE、お よ び TX_INC) は、ODELAYE3 の ク ロ ッ ク 入力 (TX_CLK) に同期 し ます。
ODELAYE3 を VARIABLE ま たは VAR_LOAD に設定 し た場合、 ク ロ ッ ク は必ず こ
のポー ト に接続 し て く だ さ い。TX_CLK は ロ ーカル反転可能で、グ ロ ーバル ク ロ ッ
ク バ ッ フ ァ ーか ら 供給する 必要があ り ます。
こ の ピ ンに接続 さ れ る ク ロ ッ ク 信号は、RX_CLK ピ ンに接続 さ れ る ク ロ ッ ク 信号 と
同 じ であ る 必要があ り ます。
入力
現在の ODELAYE3 の タ ッ プ設定を イ ン ク リ メ ン ト し ます。
ODELAYE3 の イ ン ク リ メ ン ト /デ ク リ メ ン ト 信号 (TX_CE、 TX_INC)。
イ ン ク リ メ ン ト /デ ク リ メ ン ト 機能は、 イ ネーブル信号 (TX_CE) で制御 さ れ ま す。
こ の イ ン タ ーフ ェ イ スは、 DELAY が VARIABLE モー ド ま たは VAR_LOAD モー ド
の場合にのみ使用で き ます。TX_CE が High を維持 し てい る 間、DELAY は 1 ク ロ ッ
ク (TX_CLK) サ イ ク ルご と に 1 タ ッ プ分の イ ン ク リ メ ン ト ま たはデ ク リ メ ン ト を
実行 し ま す。 TX_INC の ス テー ト に よ り 、 DELAY の イ ン ク リ メ ン ト ま たはデ ク リ
メ ン ト が決定 さ れます。 TX_INC = 1 の と き イ ン ク リ メ ン ト 、 TX_INC = 0 の と き デ
ク リ メ ン ト し ます。 いずれの場合 も ク ロ ッ ク (TX_CLK) に同期 し ます。 TX_CE が
Low の場合、 TX_INC の ス テー ト に関係な く DELAY エ レ メ ン ト を通過する 遅延は
変化 し ません。 TX_CE が High にな る と 、 ク ロ ッ ク の次の立ち上が り エ ッ ジか ら イ
ン ク リ メ ン ト /デ ク リ メ ン ト が開始 し ます。 TX_CE が Low にな る と 、 ク ロ ッ ク の次
の立ち上が り エ ッ ジ で イ ン ク リ メ ン ト /デ ク リ メ ン ト が終了 し ま す。 VAR_LOAD
モー ド にあ る 場合、 ロ ー ド 動作の間、 TX_CE を Low に保つ必要があ り ます。
DELAY プ リ ミ テ ィ ブのプ ロ グ ラ マブル遅延 タ ッ プは ラ ッ プア ラ ウ ン ド し ます。 つ
ま り 、 遅延 タ ッ プの最後 (TX_CNTVALUEOUT = 511) に到達する と 、 次の イ ン ク リ
メ ン ト 機能は タ ッ プ 0 に戻 り ます。 デ ク リ メ ン ト 機能について も 同様で、 タ ッ プ 0
に到達す る と タ ッ プ 511 に戻 り ます。
TX_LOAD
入力
CNTVALUE を CNTVALUEIN か ら ODELAYE3 に ロ ー ド し ます。
VARIABLE モ ー ド の 場合、 ODELAYE3 の ロ ー ド ポ ー ト TX_LOAD は、
TX_DELAY_VALUE 属性で設定 し た値 を ロ ー ド し ま す。 VAR_LOAD モー ド の場
合、DELAY の ロ ー ド ポー ト TX_LOAD は、CNTVALUEIN 属性で設定 し た値を ロ ー
ド し ます。 CNTVALUEIN[8:0] に現れ る 値が新 し い タ ッ プ値 と な り ます。 TX_LOAD
は遅延 ク ロ ッ ク 信号 (TX_CLK) に同期 し た ア ク テ ィ ブ High の信号です。
TX_CNTVALUEIN[8:0]
入力
TX_CNTVALUEIN ピ ンは、 ロ ー ド 可能な ODELAY の タ ッ プ値を動的に切 り 替え る
場合に使用 し ます。 TX_CNTVALUEIN は、 必要な タ ッ プ数です。
TX_CNTVALUEOUT[8:0]
出力
TX_CNTVALUEOUT ピ ンは、現在の ODELAYE3 の タ ッ プ値を レ ポー ト する ために
使用 さ れ、 現在の ODELAYE3 の タ ッ プ量 を 読み出 し ま す。 TX_CNTVALUEOUT
は、 TX_EN_VTC が Low の場合にのみサンプ リ ン グす る 必要があ り ます。
TX_RST_DLY
入力
RXTX_BITSLICE 内の ODELAYE3 コ ン ポーネ ン ト の リ セ ッ ト ポー ト です。 内部の
ODELAYE3 を、 TX_DELAY_VALUE 属性で指定 さ れた値に リ セ ッ ト し ます。
ポー ト
TX_CLK
TX_INC
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-22 : RXTX_BITSLICE のポー ト (続き)
ポー ト
TX_EN_VTC
I/O
説明
入力
High : BITSLICE_CONTROL を有効に し 、 VT に対 し て遅延を一定に保つ。
Low : VT 補正機能が無効にな る 。
TIME モー ド を使用する 場合、 初期 BISC の間、 EN_VTC 信号を High にプルア ッ プ
す る 必要があ り ます。
COUNT モー ド で使用す る 場合、EN_VTC 信号を Low にプルダ ウ ンする 必要があ り
ます。
TIME モー ド お よ び COUNT モー ド の BITSLICE を 同 じ ニ ブル内で用い る 場合、
TIME モー ド で使用 さ れ る BITSLICE では TX_EN_VTC を High にプルア ッ プす る
必要があ り 、 COUNT モー ド で利用 さ れ る BITSLICE では TX_EN_VTC を High ま
たは Low にする こ と がで き ます。COUNT モー ド で遅延カ ウ ン タ ーを使用する 場合
は、 TX_EN_VTC ピ ン を Low にす る 必要があ り ます。
次の RX/TX_BIT_CTRL_OUT ピ ンお よ び RX/TX_BIT_CTRL_IN ピ ンは、BITSLICE_CONTROL か ら TX_BITSLICE (ま たはそ
の逆方向) への 40 ビ ッ ト バス接続です。 こ れ ら の 40 ビ ッ ト バ ス は、 BITSLICE_CONTROL と TX_BITSLICE 間でデー タ 信
号、 ク ロ ッ ク 信号、 RIU の信号、 お よ びス テー タ ス の各信号を伝送 し ます。 TX_BITSLICE を使用す る 場合は、 こ れ ら のバ ス
を適切な BITSLICE_CONTROL の入力バ スお よ び出力バ ス に接続する 必要があ り ます (図 2-39)。
例:
TX_BITSLICE_0 を使用す る 場合は、 RX/TX_BIT_CTRL_OUT を BITSLICE_CONTROL の RX/TX_BIT_CTRL_IN0 に接続 し 、
RX/TX_BIT_CTRL_IN バ ス を BITSLICE_CONTROL の RX/TX_BIT_CTRL_OUT0 バ ス に接続す る 必要があ り ます。
こ れ ら のバス は、 BITSLICE_CONTROL と BITSLICE 間の専用配線で構成 さ れてい ます。
RX_BIT_CTRL_IN[39:0]
入力
BITSLICE_CONTROL か ら の入力バ ス です。
RX_BIT_CTRL_OUT[39:0]
出力
BITSLICE_CONTROL への出力バ ス です。
TX_BIT_CTRL_IN[39:0]
入力
BITSLICE_CONTROL か ら の入力バ ス です。
TX_BIT_CTRL_OUT[39:0]
出力
BITSLICE_CONTROL への出力バ ス です。
BITSLICE_CONTROL の信号
RX_BIT_CTRL_IN、 RX_BIT_CTRL_OUT、 TX_BIT_CTRL_IN、 お よ び TX_BIT_CTRL_OUT 信号は、
BITSLICE_CONTROL モジ ュ ールの入力ポー ト お よ び出力ポー ト です。 こ れ ら の専用ピ ンは、 BITSLICE_CONTROL
お よ び RXTX_BITSLICE 間で直接接続 し 、 デザ イ ン内のほかの ど の部分に も 接続 し ない よ う にす る 必要があ り ます。
バ イ ト 内の各 BITSLICE は、 BITSLICE_CONTROL の特定のポー ト に接続 し ます。 そのため、 ピ ン出力を変更 し た場
合、 RXTX_BITSLICE か ら BITSLICE_CONTROL への接続 も 変更す る 必要があ り ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
RXTX_BITSLICE の属性
表 2-23 に RXTX_BITSLICE の属性を示 し ます。
表 2-23 : RXTX_BITSLICE の属性
属性
TX_DATA_WIDTH
TBYTE_CTL
INIT
TX_DELAY_TYPE
TX_ DELAY_VALUE
値
4 ま たは 8
TBYTE_IN ま たは T
デ フ ォル ト
8
TBYTE_IN
タ イプ
10 進数
説明
パ ラ レ ル-シ リ アル (OSERDES) コ ンバー
タ ーの幅を指定 し ます。
TX_DATA_WIDTH は、 送信 シ リ ア ラ イ
ザーでシ リ ア ラ イ ズ さ れ る パ ラ レル デー
タ の幅を指定 し ま す。 次の表に示す よ う
に、 対応す る BITSLICE_CONTROL の
DIV_MODE 設定 と 整合す る 必要が あ り
ます。
RXTX_BITSLICE
DATA_WIDTH
BITSLICE_CONTROL
DIV_MODE
4
2
8
4
10 進数
TYBYTE_CTL は、 RXTX_BITSLICE の
TBYTE_OUT 出力に渡 さ れ る T 入力ま た
は
TBYTE_IN
入力 を 選択 し ま す。
TBYTE_IN
入力 を 使用す る 場合、
TX_BITSLICE_TRI を 使用 し て ト ラ イ ス
テー ト 信号を生成す る 必要があ り ます。T
入力を使用す る 場合、 T 入力を イ ン タ ー
コ ネ ク ト ロ ジ ッ ク で駆動する 必要があ り
ます。
1'b0 ま たは 1'b1
1'b1
バイナ リ
最初の O 値を指定 し ます。
RXTX_BITSLICE の シ リ ア ラ イ ズ さ れた
デー タ 出力であ る O ポー ト の初期値を指
定 し ます。
FIXED
VAR_LOAD
VARIABLE
FIXED
文字列
ODELAYE3 の遅延モー ド です。 詳細は、
「遅延モー ド 」 を参照 し て く だ さ い。
10 進数
TIME モー ド : ピ コ 秒 (ps) で示 し た目標値
COUNT モー ド : タ ッ プで示 し た目標値
DELAY_FORMAT を TIME モー ド に設定
し た場合、 目的の遅延値は ピ コ 秒 (ps) 単
位にな り ます。
IDELAYE3 には、 指定 し た DELAY_
VALUE に追加 さ れ る サ ン プル ク ロ ッ ク
挿 入 遅 延 が あ り ま す。 そ の た め、
IDELAYE3 を 通過す る 遅延 の 合計 は、
DELAY_VALUE と サ ン プ ル ク ロ ッ ク 挿
入遅延の和にな り ます。
ODELAYE3 には、 TIME 値のみが含ま れ
ます。
DELAY_FORMAT を COUNT モー ド に設
定 し た場合、 目的の値は タ ッ プ数で指定
さ れ、 温度 と 電圧に対 し て キ ャ リ ブ レ ー
シ ョ ン さ れません。
0 – 1250 (TIME)
0 – 511 (COUNT)
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-23 : RXTX_BITSLICE の属性 (続き)
属性
TX_REFCLK_FREQUENCY
TX_OUTPUT_PHASE_90
値
デ フ ォル ト
タ イプ
説明
200.0 – 2400.0
300.0
float 型の有効
数字 1 桁
基準 ク ロ ッ ク 周波数 (MHz) です。
こ れは、 BITSLICE_CONTROL を 設定 し
て使用す る マ ス タ ー ク ロ ッ ク の周波数で
す。TIME モー ド の任意の遅延値を キ ャ リ
ブ レ ーシ ョ ンす る た めに BISC で使用 さ
れ ま す (ネ イ テ ィ ブ モー ド の ク ロ ッ キ ン
グ/BISC のセ ク シ ョ ン参照)。 タ ッ プ サ イ
ズは、REFCLK_FREQUENCY で決定 さ れ
ず、 UltraScale デバ イ ス のデー タ シー ト
[参照 2] で TODELAY_RESOLUTION と し て定
義 さ れてい ます。 REFCLK_FREQUENCY
属性は、BISC アルゴ リ ズ ムが タ ッ プ サ イ
ズ を計算す る ために使用 し ま すが、 タ ッ
プ サ イ ズには影響を与え ません。
DELAY_FORMAT 属性を TIME に設定 し
た場合、 遅延は、 DELAY_VALUE 属性で
指定 し た値にな り ます。 遅延は ps 単位で
指定 さ れ、REFCLK_FREQUENCY 属性を
使用 し て キ ャ リ ブ レ ーシ ョ ン さ れ ま す。
現在の タ ッ プサ イ ズ を決定 し 、 要求 さ れ
た TIME を実現す る ために必要な タ ッ プ
数を決定す る ため、
REFCLK_FREQUENCY 属性 が 入力基準
ク ロ ッ ク と 共 に 使用 さ れ ま す。 基準 ク
ロ ッ ク を使用す る こ のキ ャ リ ブ レ ーシ ョ
ン では、 デバ イ ス のプ ロ セ ス のば ら つ き
が考慮 さ れます。EN_VTC ピ ンが High の
場合、 遅延は、 電圧お よ び温度の全範囲
で TIME を実現す る よ う にキ ャ リ ブ レ ー
シ ョ ン さ れます。
TRUE ま たは FALSE
FALSE
文字列
90° に位相シ フ ト さ れた遅延出力です。
0° ま たは 90° のいずれかの出力位相を選
択で き ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-23 : RXTX_BITSLICE の属性 (続き)
属性
TX_DELAY_FORMAT
TX_UPDATE_MODE
ENABLE_PRE_EMPHASIS
値
TIME ま たは COUNT
ASYNC、 SYNC、
ま たは MANUAL
TRUE ま たは FALSE
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デ フ ォル ト
TIME
ASYNC
FALSE
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タ イプ
説明
文字列
TIME に 設定 さ れ て い る 場合 は、 属性
TX_DELAY_VALUE の値 (ピ コ 秒) が指定
さ れ て TX_REFCLK_FREQUENCY を 使
用 し て キ ャ リ ブ レ ー シ ョ ン さ れ ま す。
COUNT
に 設定 さ れ て い る 場合 は、
TX_DELAY_VALUE の 値 は ODELAYE3
エ レ メ ン ト へ適用 さ れ る タ ッ プ数にな り
ます。
TX_DELAY_FORMAT には、TIME ま たは
COUNT を設定で き ます。
TX_DELAY_FORMAT を TIME に設定 し
た 場合、 遅延値は、 TX_DELAY_VALUE
で指定 し た値 ( ピ コ 秒) に な り 、 BISC で
キ ャ リ ブ レ ーシ ョ ン さ れ ま す。 BISC は、
現在の タ ッ プサ イ ズ を決定 し 、 要求 さ れ
た TIME を実現す る ために必要な タ ッ プ
数を決定す る ため、 TX_REFCLK_
FREQUENCY 属性 を 入力 マ ス タ ー ク
ロ ッ ク と 共に使用 し ま す。 こ の キ ャ リ ブ
レ ーシ ョ ン では、 デバ イ ス のプ ロ セ ス の
ば ら つ き が考慮 さ れ ま す。 TX_EN_VTC
が High の場合、 遅延は、 電圧 と 温度の全
範囲で TIME を実現す る よ う にキ ャ リ ブ
レーシ ョ ン さ れます。
TX_DELAY_FORMAT を COUNT に設定
し た場合、 TX_DELAY_VALUE で指定 し
た 値 が 必 要 な タ ッ プ 数 に な り ま す。
COUNT を使用する 場合、TX_EN_VTC を
Low に接続す る 必要があ り ます。
文字列
ASYNC に設定 さ れてい る 場合は、
ODELAYE3 値の変更は受信デー タ と は
無関係にな り ます。
SYNC に設定 さ れてい る 場合は、D のエ ッ
ジに同期 し て遅延の変更が行われ る よ う
に ODELAYE3 の入力デー タ が遷移す る
必要が あ り ま す。 こ のモー ド は、 常に周
期的に ス イ ッ チす る ク ロ ッ ク ま たはデー
タ 信号に適 し てい ます。
MANUAL に設定 し た場合、新 し い値が有
効にな る には、 LOAD を 2 回アサー ト す
る 必要が あ り ま す。 新 し い値を有効にす
る には、 最初の LOAD のアサー ト に よ っ
て、CNTVALUEIN で指定 さ れた値を ロ ー
ド し 、 CE を ア サ ー ト し た 状態 で 再び
LOAD を ア サー ト す る 必要が あ り ま す。
こ の属性は、遅延を更新で き る ため、デー
タ が IDLE にな っ た場合に役立ち ます。
文字列
双方向 IOB の属性 と 共に使用し て、プ リ エ
ン フ ァ シ ス を有効ま たは無効に し ます。
プ リ エン フ ァ シ ス については、 「 ト ラ ン ス
ミ ッ タ ー プ リ エン フ ァ シ ス」 に記載 さ れ
てい ま す。 プ リ エ ン フ ァ シ ス を有効にす
る に は、 ENABLE_PRE_EMPHASIS 属性
を IOB と 共に使用 し ます。
189
第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-23 : RXTX_BITSLICE の属性 (続き)
属性
RX_DATA_WIDTH
RX_DATA_TYPE
RX_DELAY_TYPE
RX_ DELAY_VALUE
値
4 ま たは 8
デ フ ォル ト
8
タ イプ
10 進数
説明
シ リ ア ル-パ ラ レ ル (ISERDES) コ ン バー
タ ーの幅を指定 し ます。
RX_DATA_WIDTH は、入力デー タ がシ リ
ア ル-パ ラ レ ル コ ン バー タ ーで拡張 さ れ
る (デシ リ ア ラ イ ズ さ れ る ) 幅を指定 し ま
す。 次 の 表 に 示 す よ う に、 対 応 す る
BITSLICE_CONTROL の DIV_MODE 設
定 と 整合す る 必要があ り ます。
RXTX_BITSLICE
DATA_WIDTH
BITSLICE_CONTROL
DIV_MODE
4
2
8
4
DATA
CLOCK_AND_DATA
SERIAL
None
文字列
シ リ アル モー ド では、 SERIAL に設定 し
ます。
シ リ アルでない場合、DATA_TYPE は、入
力ピ ン DATAIN が ク ロ ッ ク を受信す る の
か (DATA_AND_CLOCK を使用)、 デー タ
を受信す る のか (DATA を使用) を指定 し
ます。
CLOCK/CLOCK_AND_DATA の
BITSLICE は、 ニブル内の BITSLICE 位置
ゼ ロ (QBC ま たは DBC 入力ピ ン) にのみ
配置す る 必要があ り ます。
詳細は、「ネ イ テ ィ ブ モー ド での ク ロ ッ キ
ン グ」 を参照 し て く だ さ い。
DATA の RXTX_BITSLICE は、 ニ ブル内
の任意の BITSLICE 位置で キ ャ プチ ャ で
き ます。
FIXED
VAR_LOAD
VARIABLE
FIXED
文字列
IDELAYE3 の 遅延 モ ー ド です。 詳細は、
「遅延モー ド 」 を参照 し て く だ さ い。
10 進数
TIME モー ド : ピ コ 秒 (ps) で示 し た目標値
COUNT モー ド : タ ッ プで示 し た目標値
DELAY_FORMAT を TIME モー ド に設定
し た場合、 目的の遅延値は ピ コ 秒 (ps) 単
位にな り ます。
IDELAYE3 には、 指定 し た
DELAY_VALUE に 追加 さ れ る サ ン プ ル
ク ロ ッ ク 挿入遅延があ り ます。 そのため、
IDELAYE3 を 通過す る 遅延 の 合計 は、
DELAY_VALUE と サ ン プ ル ク ロ ッ ク 挿
入遅延の和にな り ます。
ODELAYE3 には、 TIME 値のみが含ま れ
ます。
DELAY_FORMAT を COUNT モー ド に設
定 し た場合、 目的の値は タ ッ プ数で指定
さ れ、 温度 と 電圧に対 し て キ ャ リ ブ レ ー
シ ョ ン さ れません。
0 – 1250 (TIME)
0 – 511 (COUNT)
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-23 : RXTX_BITSLICE の属性 (続き)
属性
RX_REFCLK_FREQUENCY
値
200.0 – 2400.0
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デ フ ォル ト
300.0
タ イプ
説明
float 型の有効
数字 1 桁
基準 ク ロ ッ ク 周波数 (MHz) です。
こ れは、 BITSLICE_CONTROL を 設定 し
て使用す る マ ス タ ー ク ロ ッ ク の周波数で
す。TIME モー ド の任意の遅延値を キ ャ リ
ブ レ ーシ ョ ンす る た めに BISC で使用 さ
れ ま す (ネ イ テ ィ ブ モー ド の ク ロ ッ キ ン
グ/BISC のセ ク シ ョ ン参照)。 タ ッ プ サ イ
ズは、REFCLK_FREQUENCY で決定 さ れ
ず、 UltraScale デバ イ ス のデー タ シー ト [
参照 2] で TIDELAY_RESOLUTION と し て定
義 さ れてい ます。 REFCLK_FREQUENCY
属性は、BISC アルゴ リ ズ ムが タ ッ プ サ イ
ズ を計算す る ために使用 し ま すが、 タ ッ
プ サ イ ズには影響を与え ません。
DELAY_FORMAT 属性を TIME に設定 し
た場合、 遅延は、 DELAY_VALUE 属性で
指定 し た値にな り ます。 遅延は ps 単位で
指定 さ れ、REFCLK_FREQUENCY 属性を
使用 し て キ ャ リ ブ レ ーシ ョ ン さ れ ま す。
現在の タ ッ プサ イ ズ を決定 し 、 要求 さ れ
た TIME を実現す る ために必要な タ ッ プ
数を決定す る ため、
REFCLK_FREQUENCY 属性 が 入力基準
ク ロ ッ ク と 共 に 使用 さ れ ま す。 基準 ク
ロ ッ ク を使用す る こ のキ ャ リ ブ レ ーシ ョ
ン では、 デバ イ ス のプ ロ セ ス のば ら つ き
が考慮 さ れます。EN_VTC ピ ンが High の
場合、 遅延は、 電圧お よ び温度の全範囲
で TIME を実現す る よ う にキ ャ リ ブ レ ー
シ ョ ン さ れます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-23 : RXTX_BITSLICE の属性 (続き)
属性
RX_DELAY_FORMAT
RX_UPDATE_MODE
値
TIME
COUNT
ASYNC、 SYNC、
ま たは MANUAL
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デ フ ォル ト
TIME
ASYNC
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タ イプ
説明
文字列
TIME に設定 さ れてい る 場合は、
RX_DELAY_VALUE の値 (ピ コ 秒) が指定
さ れ て RX_REFCLK_FREQUENCY を 使
用 し て キ ャ リ ブ レーシ ョ ン さ れます。
COUNT
に 設定 さ れ て い る 場合 は、
RX_DELAY_VALUE の値は遅延エ レ メ ン
ト へ適用 さ れ る タ ッ プ数にな り ます。
RX_DELAY_FORMAT を TIME に設定 し
た場合、 BISC 完了後 (RX_EN_VTC お よ
び RX_DLY_RDY が High にな る ) の遅延
値は、 RX_DELAY_VALUE で指定 し た値
(ps 単位) に、 デス テ ィ ネーシ ョ ン ク ロ ッ
ク お よ びデー タ 挿入遅延を加え た値にな
り ます。 BISC は、 現在の タ ッ プサ イ ズ を
決定 し 、 要求 さ れた TIME 値
(RX_DELAY_VALUE) を 実現す る た め に
必 要 な タ ッ プ 数 を 決 定 す る た め、
RX_REFCLK_FREQUENCY 属性 を 入力
マ ス タ ー ク ロ ッ ク と 共に使用 し ます。 こ
の キ ャ リ ブ レ ーシ ョ ン では、 デバ イ ス の
プ ロ セ ス の ば ら つ き が 考 慮 さ れ ま す。
RX_EN_VTC が High の場合、 遅延は、 電
圧 と 温度の全範囲で TIME を実現す る よ
う にキ ャ リ ブ レーシ ョ ン さ れます。
RX_DELAY_FORMAT を COUNT に設定
し た場合、 RX_DELAY_VALUE で指定 し
た 値 が 必 要 な タ ッ プ 数 に な り ま す。
COUNT を使用する 場合、RX_EN_VTC を
Low に接続す る 必要があ り ます。
文字列
ASYNC に設定 さ れてい る 場合は、
IDELAYE3 値の変更は受信デー タ と は無
関係にな り ます。
SYNC に設定 さ れてい る 場合は、DATAIN
のエ ッ ジに同期 し て IDELAYE3 の変更が
行われ る よ う に DATAIN が遷移す る 必要
が あ り ま す。 こ のモー ド は、 常に周期的
に ス イ ッ チす る ク ロ ッ ク ま たはデー タ 信
号に適 し てい ます。
MANUAL に設定 し た場合、新 し い値が有
効にな る には、 LOAD を 2 回アサー ト す
る 必要が あ り ま す。 新 し い値を有効にす
る には、 最初の LOAD のアサー ト に よ っ
て、CNTVALUEIN で指定 さ れた値を ロ ー
ド し 、 CE を ア サ ー ト し た 状態 で 再び
LOAD を ア サー ト す る 必要が あ り ま す。
こ の属性は、遅延を更新で き る ため、デー
タ が IDLE にな っ た場合に役立ち ます。
192
第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-23 : RXTX_BITSLICE の属性 (続き)
属性
FIFO_SYNC_MODE
LOOPBACK
IS_RX_CLK_INVERTED
IS_RX_RST_DLY
_INVERTED
値
TRUE
FALSE
TRUE
FALSE
1'b0 ま たは 1'b1
1'b0 ま たは 1'b1
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デ フ ォル ト
FALSE
FALSE
1'b0
1'b0
タ イプ
説明
BOOLSTRING
内部書 き 込み ク ロ ッ ク と FIFO_RD_CLK
が 共 通 の ソ ー ス か ら 供 給 さ れ る 場 合、
TRUE に設定 し ます。
RXTX_BITSLICE の 内 部 で 生成 さ れ る
FIFO 書 き 込み ク ロ ッ ク
(FIFO_WRCLK_OUT) お よ びユーザーが
供給す る FIFO_RD_CLK が共通の ソ ース
か ら 駆動 さ れ る 場合、FIFO_SYNC_MODE
属性 を
TRUE
に 設 定 で き ま す。
FIFO_WRCLK_OUT は、
BITSLICE_CONTROL 内で、
SERIAL_MODE = TRUE の 場合 に マ ス
タ ー ク ロ ッ ク か ら 供給 さ れ る か、 受信 し
た ス ト ロ ーブ/ ク ロ ッ ク か ら 供給 さ れ ま
す。 こ れ ら の ク ロ ッ ク の詳細については、
「ネ イ テ ィ ブ モー ド での ク ロ ッ キ ン グ」セ
ク シ ョ ン を参照 し て く だ さ い。
FIFO_WRCLK_OUT ソ ースお よ び
FIFO_RD_CLK ク ロ ッ ク が共通の ソ ー ス
か ら 駆動 さ れない場合、
FIFO_SYNC_MODE を FALSE に 設定す
る 必 要 が あ り ま す。 そ の 場 合、
RXTX_BITSLICE は 内 部 シ ン ク ロ ナ イ
ザーを使用 し 、入力 FIFO を介 し てデー タ
を転送す る ため、2 サ イ ク ルの追加レ イ テ
ン シが発生 し ます。
BOOLSTRING
TX か ら RX へのループバ ッ ク を有効にす
る には、 こ の属性を TRUE に設定 し ます。
TRUE に設定す る と 、 ODELAYE3 の出力
か ら IDELAYE3 の入力にデー タ ループ
バ ッ ク パス が構築 さ れ、 送信デー タ が遅
延エ レ メ ン ト を介 し て レ シーバーにルー
プバ ッ ク さ れ ま す。 その場合、 デー タ は
DATAIN ピ ン (IOB) か ら 受信 さ れません。
遅延エ レ メ ン ト は、 こ のモー ド で使用で
き ます。
バイナ リ
1 に設定 し た場合、 RX_CLK 信号の極性
を反転 し ます。
IS_RX_RST_INVERTED 属性 と 同様です
が、 RX_CLK パ ス上にあ り ます。
IS_RX_CLK_INVERTED = 1 の場合、 イ ン
バー タ ーが使用 さ れます。
IS_RX_CLK_INVERTED = 0 の場合、 イ ン
バー タ ーは使用 さ れません。
バイナ リ
1 に設定 し た場合、 RX_RST_DLY 信号の
極性を反転 し ます。
IS_RX_RST_INVERTED 属性 と 同様です
が、 RX_RST_DLY パ ス 上 に あ り ま す。
IS_RX_RST_DLY_INVERTED = 1 の場合、
イ ン バ ー タ ー が 使 用 さ れ ま す。
IS_RX_RST_DLY_INVERTED = 0 の場合、
イ ンバー タ ーは使用 さ れません。
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193
第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-23 : RXTX_BITSLICE の属性 (続き)
属性
IS_RX_RST_INVERTED
IS_TX_CLK_INVERTED
IS_TX_RST_DLY
_INVERTED
IS_TX_RST_INVERTED
値
1'b0 ま たは 1'b1
1'b0 ま たは 1'b1
1'b0 ま たは 1'b1
1'b0 ま たは 1'b1
デ フ ォル ト
1'b0
1'b0
1'b0
1'b0
タ イプ
説明
バイナ リ
1 に設定 し た場合、RX_RST 信号の極性を
反転 し ます。
リ セ ッ ト パ ス 上の選択可能 な ロ ー カ ル
イ ンバー タ ーを使用 し て、 リ セ ッ ト 入力
の極性を変更で き ます。
IS_RX_RST_INVERTED = 1 の場合、 イ ン
バー タ ーが使用 さ れます。
IS_RX_RST_INVERTED = 0 の場合、 イ ン
バー タ ーは使用 さ れません。
図 2-31 を参照 し て く だ さ い。
バイナ リ
1 に設定 し た場合、 TX_CLK 信号の極性
を反転 し ます。
IS_RX_RST_INVERTED 属性 と 同様です
が、 RX_CLK パ ス上にあ り ます。
IS_RX_CLK_INVERTED = 1 の場合、 イ ン
バー タ ーが使用 さ れます。
IS_RX_CLK_INVERTED = 0 の場合、 イ ン
バー タ ーは使用 さ れません。
バイナ リ
1 に設定 し た場合、 TX_RST_DLY 信号の
極性を反転 し ます。
IS_RX_RST_INVERTED 属性 と 同様です
が、 RX_RST_DLY パ ス 上 に あ り ま す。
IS_RX_RST_DLY_INVERTED = 1 の場合、
イ ン バ ー タ ー が 使 用 さ れ ま す。
IS_RX_RST_DLY_INVERTED = 0 の場合、
イ ンバー タ ーは使用 さ れません。
バイナ リ
1 に設定 し た場合、TX_RST 信号の極性を
反転 し ます。
リ セ ッ ト パ ス 上の選択可能 な ロ ー カ ル
イ ンバー タ ーを使用 し て、 リ セ ッ ト 入力
の極性を変更で き ます。
IS_RX_RST_INVERTED = 1 の場合、 イ ン
バー タ ーが使用 さ れます。
IS_RX_RST_INVERTED = 0 の場合、 イ ン
バー タ ーは使用 さ れません。
図 2-31 を参照 し て く だ さ い。
TX_BITSLICE_TRI
ネ イ テ ィ ブ モ ー ド で TX_BITSLICE_TRI を 使用 し て、 ニ ブ ル 内 の BITSLICE を ト ラ イ ス テ ー ト に し ま す。
TX_BITSLICE_TRI には、 タ ッ プの精度がキ ャ リ ブ レーシ ョ ン さ れた 512 タ ッ プの出力遅延エ レ メ ン ト (ODELAYE3)
も 含まれてい ます。 図 2-35 に TX_BITSLICE_TRI プ リ ミ テ ィ ブ を示 し ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
X-Ref Target - Figure 2-35
567
75,B287
&(
&/.
,1&
/2$'
&179$/8(287>@
567B'/<
(1B97&
%,7B&75/B,1>@
7;B%,76/,&(B75,
&179$/8(,1>@
%,7B&75/B287>@
8*BFBB
図 2-35 : TX_BITSLICE_TRI プ リ ミ テ ィ ブ
TX_BITSLICE_TRI のポー ト
表 2-24 に TX_BITSLICE_TRI のポー ト を示 し ます。
表 2-24 : TX_BITSLICE_TRI のポー ト の説明
I/O
説明
RST
入力
TX_BITSLICE_TRI の リ セ ッ ト ポー ト です。 TRI_OUT 出力を、 INIT 属性で指
定 さ れた値に リ セ ッ ト し ま す。 リ セ ッ ト の ア サー ト は非同期にで き ま すが、
同期デ ィ アサー ト が必要です。
CE
入力
入力の イ ン ク リ メ ン ト /デ ク リ メ ン ト に使用 さ れ る ア ク テ ィ ブ High イ ネーブ
ル信号です。
入力
ク ロ ッ ク 入力です。 TX_BITSLICE_TRI 内の DELAY エ レ メ ン ト のすべての制
御入力 (LOAD、 CE、 INC) は、 ク ロ ッ ク 入力 (CLK) に同期 し ます。 DELAY を
VARIABLE ま たは VAR_LOAD に設定 し た場合、 ク ロ ッ ク は必ず こ のポー ト
に接続 し て く だ さ い。 CLK は ロ ーカ ル反転可能で、 グ ロ ーバル ま たは リ ー
ジ ョ ナル ク ロ ッ ク バ ッ フ ァ ーか ら 供給す る 必要があ り ます。
こ の ピ ンに接続 さ れ る ク ロ ッ ク 信号は、 RX_CLK ピ ン ま たは TX_CLK ピ ンに
接続 さ れ る ク ロ ッ ク 信号 と 同 じ であ る 必要があ り ます。
ポー ト
CLK
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-24 : TX_BITSLICE_TRI のポー ト の説明 (続き)
I/O
説明
入力
イ ン ク リ メ ン ト /デ ク リ メ ン ト 機能は、 イ ネーブル信号 (CE) で制御 さ れます。
こ の イ ン タ ー フ ェ イ ス は、 DELAY が VARIABLE モー ド ま たは VAR_LOAD
モー ド の場合にのみ使用で き ます。CE が High を維持 し てい る 間、IDELAYE3
は 1 ク ロ ッ ク (CLK) サ イ ク ルご と に 1 タ ッ プ分の イ ン ク リ メ ン ト ま たはデ ク
リ メ ン ト を実行 し ます。 INC の ス テー ト に よ り 、 IDELAYE3 の イ ン ク リ メ ン
ト ま たはデ ク リ メ ン ト が決定 さ れます。 INC = 1 の と き イ ン ク リ メ ン ト 、 INC
= 0 の と き デ ク リ メ ン ト し ます。 いずれの場合 も ク ロ ッ ク (CLK) に同期 し ま
す。 CE が Low の場合は、 INC の ス テー ト に関係な く DELAY を通過す る 遅延
は変化 し ません。 CE が High にな る と 、 ク ロ ッ ク の次の立ち上が り エ ッ ジか
ら イ ン ク リ メ ン ト /デ ク リ メ ン ト が開始 し ます。 CE が Low にな る と 、 ク ロ ッ
ク の次の立ち上が り エ ッ ジ で イ ン ク リ メ ン ト /デ ク リ メ ン ト が終了 し ま す。
VAR_LOAD モー ド にあ る 場合、 ロ ー ド 動作の間、 CE を Low に保つ必要があ
り ます。
DELAY プ リ ミ テ ィ ブのプ ロ グ ラ マブル遅延 タ ッ プは ラ ッ プ ア ラ ウ ン ド し ま
す。 つま り 、 遅延 タ ッ プの最後 ( タ ッ プ 512) に到達す る と 、 次の イ ン ク リ メ
ン ト 機能は タ ッ プ 0 に戻 り ます。 デ ク リ メ ン ト 機能について も 同様で、 タ ッ
プ 0 に到達す る と タ ッ プ 512 に戻 り ます。
入力
モジ ュ ールの ロ ー ド ポー ト です。 VARIABLE モー ド の場合、 DELAY の ロ ー
ド
ポ ー ト は、 DELAY_VALUE
属 性 で 設 定 し た 値 を ロ ー ド し ま す。
VAR_LOAD モー ド の場合、 DELAY の ロ ー ド ポー ト は、 CNTVALUEIN 属性
で設定 し た値 を ロ ー ド し ま す。 CNTVALUEIN[8:0] に現れ る 値が新 し い タ ッ
プ値 と な り ま す。 LOAD は入力 ク ロ ッ ク 信号 (CLK) に同期 し た ア ク テ ィ ブ
High の信号です。
入力
動的に ロ ー ド 可能な タ ッ プ値の入力 と し て汎用 イ ン タ ーコ ネ ク ト ロ ジ ッ ク か
ら 送信 さ れ る カ ウ ン タ ー値です。
CNTVALUEIN ピ ンのカ ウ ン ト 値は、 ロ ー ド 可能な タ ッ プ値を動的に切 り 替え
る 場合に使用 し ます。 CNTVALUEIN は、 必要な タ ッ プ数です。
CNTVALUEOUT[8:0]
出力
タ ッ プ値を モニ タ リ ン グす る ために内部 イ ン タ ー コ ネ ク ト ロ ジ ッ ク へ渡すカ
ウ ン タ ー値です。
カ ウ ン ト 値出力 (CNTVALUEOUT) ピ ンは、現在の タ ッ プ値の レ ポー ト に使用
さ れ、 現在の遅延に含ま れ る タ ッ プ量を読み出 し ます。 CNTVALUEOUT は、
EN_VTC が Low の場合にのみサンプ リ ン グする 必要があ り ます。
RST_DLY
入力
内部 DELAY 値を DELAY_VALUE に リ セ ッ ト し ます。
TX_BITSLICE_TRI 内の ODELAYE3 プ リ ミ テ ィ ブの リ セ ッ ト ポー ト です。 内
部の ODELAYE3 を DELAY_VALUE 属性で指定 し た値に リ セ ッ ト し ます。
EN_VTC
入力
電圧温度キ ャ リ ブ レーシ ョ ン を有効に し ます。
TIME モー ド を使用す る 場合、 初期 BISC の間、 EN_VTC 信号を High にプル
ア ッ プす る 必要があ り ます。
COUNT モー ド で使用する 場合、 EN_VTC 信号を Low にプルダ ウ ンす る 必要
があ り ます。
TIME モー ド お よ び COUNT モー ド の BITSLICE を同 じ ニブル内で用い る 場
合、 TIME モー ド で使用 さ れ る BITSLICE では EN_VTC を High にプルア ッ プ
す る 必要が あ り 、 COUNT モー ド で利用 さ れ る BITSLICE では EN_VTC を
High ま たは Low にす る こ と がで き ます。 COUNT モー ド で遅延カ ウ ン タ ーを
使用す る 場合、 EN_VTC ピ ン を Low にする 必要があ り ます。
BIT_CTRL_IN[39:0]
入力
BITSLICE_CONTROL か ら の 入力 バ ス で す。 こ れ ら の 専用 ピ ン は、 必ず
BITSLICE_CONTROL お よ び TX_BITSLICE_TRI 間で直接接続 し 、デザ イ ン内
のほかの ど の部分に も 接続 し ない よ う にする 必要があ り ます。
ポー ト
INC
LOAD
CNTVALUEIN[8:0]
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表 2-24 : TX_BITSLICE_TRI のポー ト の説明 (続き)
ポー ト
I/O
説明
BIT_CTRL_OUT[39:0]
出力
BITSLICE_CONTROL
へ の 出力 バ ス で す。 こ れ ら の 専用 ピ ン は、 必ず
BITSLICE_CONTROL お よ び TX_BITSLICE_TRI 間で直接接続 し 、デザ イ ン内
のほかの ど の部分に も 接続 し ない よ う にする 必要があ り ます。
TRI_OUT
出力
こ の ト ラ イ ス テー ト 出力 (TRI_OUT) は、 BITSLICE の TBYTE_IN ピ ンに出力
し ます。
図 2-36 に、 TX_BITSLICE_TRI お よ び TX_BITSLICE の T_BYTE_IN[3:0] を使用 し て ト ラ イ ス テー ト 制御を接続す る
場合に必要な接続を示 し ます。
X-Ref Target - Figure 2-36
)DEULF&RQQHFWLRQV
,2,&RQQHFWLRQV
,QSXW
2XWSXW
5,8B&/.
5,8B$''5>@
5,8B:5B'$7$>@
5,8B5'B'$7$>@
5,8B5'B9$/,'
5,8B:5B(1
5,8B1,%%/(B6(/
5;B%,7B&75/B287>@
5;B%,7B&75/B287>@
5;B%,7B&75/B287>@
5;B%,7B&75/B287>@
5;B%,7B&75/B287>@
5;B%,7B&75/B287>@
5;B%,7B&75/B287>@
5;B%,7B&75/B,1>@
%,76/,&(B&21752/ 5;B%,7B&75/B,1>@
5;B%,7B&75/B,1>@
5;B%,7B&75/B,1>@
5;B%,7B&75/B,1>@
5;B%,7B&75/B,1>@
5;B%,7B&75/B,1>@
3//B&/.
5()&/.
567
(1B97&
'/<B5'<
97&B5'<
'<1B'&,>@
&/.B)520B(;7
3&/.B1,%%/(B,1
1&/.B1,%%/(B,1
1&/.B1,%%/(B287
3&/.B1,%%/(B287
&/.B72B(;7B1257+
&/.B72B(;7B6287+
7B287
7
2
,
2
2%8)7
5;B%,7B&75/B,1>@
5;B%,7B&75/B287>@
7;B%,7B&75/B,1>@
7;B%,7B&75/B287>@
567
75,B287
&(
&/.
,1&
/2$'
&179$/8(,1>@
&179$/8(287>@
567B'/<
(1B97&
7;B%,76/,&(
'>@
7B287
7
7%<7(B,1
2
%,7B&75/B,1>@
%,7B&75/B287>@
5;B%,7B&75/B,1>@
5;B%,7B&75/B287>@
7;B%,76/,&(B75,
7%<7(B,1>@
3+<B5'(1>@
3+<B5'&6>@
3+<B5'&6>@
3+<B:5&6>@
3+<B:5&6>@
7;B%,7B&75/B287>@
7;B%,7B&75/B287>@
7;B%,7B&75/B287>@
7;B%,7B&75/B287>@
7;B%,7B&75/B287>@
7;B%,7B&75/B287>@
7;B%,7B&75/B287>@
7;B%,7B&75/B,1>@
7;B%,7B&75/B,1>@
7;B%,7B&75/B,1>@
7;B%,7B&75/B,1>@
7;B%,7B&75/B,1>@
7;B%,7B&75/B,1>@
7;B%,7B&75/B,1>@
7;B%,76/,&(
'>@
7
7%<7(B,1
7
,
2
2%8)7
7;B%,7B&75/B,1>@
7;B%,7B&75/B287>@
7;B%,7B&75/B287B75,>@
7;B%,7B&75/B,1B75,>@
8*BFBB
図 2-36 : TBYTE ポー ト を使用 し た ト ラ イ ス テー ト パスの接続
X-Ref Target - Figure 2-37
8*BFBB
図 2-37 : TBYTE を使用 し た ト ラ イ ス テー ト パスの接続
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
図 2-37 についての注意事項を説明 し ます。
イ ベン ト 1 では、 BITSLICE_CONTROL の TBYTE_IN は 1010 にな り ます。 そのため、 デー タ ス ト リ ームの一部が ト
ラ イ ス テー ト にな り ます。 O ポー ト は、 デー タ のシ リ アル ス ト リ ーム です。 D 入力は、 すべて ロ ジ ッ ク High です。
出力デー タ は、 11ZZ11ZZ にな り ます。
イ ベン ト 2 では、 TBYTE_IN は 1111 にな り ます。 そのため、 デー タ ス ト リ ームは ト ラ イ ス テー ト にな り ません。
イ ベン ト 3 では、 TBYTE_IN は 1101 にな り ます。 そのため、 パ ラ レル ワ ー ド の 4 番目 と 5 番目のビ ッ ト が ト ラ イ ス
テー ト にな り ます。 D 入力は、 すべて ロ ジ ッ ク Low です。 出力デー タ は、 0000ZZ00 にな り ます。
リ セ ッ ト と 遅延
RX_DELAY お よ び TX_DELAY 制御信号は、 RX_CE、 RX_CLK、 RX_EN_VTC、 RX_INC、 RX_RST_DLY、 RX_LOAD、
RX_CNTVALUEIN[8:0]、RX_CNTVALUEOUT[8:0]、お よ び TX_CE、TX_CLK、TX_EN_VTC、TX_INC、TX_RST_DLY、
TX_LOAD、 TX_CNTVALUEIN[8:0]、 TX_CNTVALUEOUT[8:0] です。
TX_BITSLICE_TRI の属性
表 2-25 : TX_BITSLICE_TRI の属性
属性
DATA_WIDTH
DELAY_FORMAT
DELAY_TYPE
値
4、 8
TIME、 COUNT
FIXED、
VAR_LOAD、
VARIABLE
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デ フ ォル ト
タ イプ
説明
10 進数
パ ラ レル デー タ 入力幅を指定 し ます。 有効な値
は、 4 お よ び 8 です。
DATA_WIDTH 属性は、 TX_BITSLICE のパ ラ レ
ル入力デー タ を指定 し ます。 TX_BITSLICE_TRI
の DATA_WIDTH は、 TX_BITSLICE と 同 じ であ
る 必要があ り ます。
文字列
TX_BITSLICE_TRI の ODELAYE3 の
DELAY_VALUE の単位を設定 し ます。
DELAY_TYPE が FIXED の場合は、TIME を使用
し ま す。 DELAY_TYPE が VARIABLE ま た は
VAR_LOAD の場合は、 COUNT を使用 し ます。
TIME : TX_BITSLICE_TRI の ODELAYE3 の
DELAY_VALUE を ps 単位で指定 し ます。
COUNT : TX_BITSLICE_TRI の ODELAYE3 の
DELAY_VALUE を タ ッ プ単位で指定 し ます。
文字列
タ ッ プ遅延 ラ イ ンの タ イ プ を設定 し ます。
FIXED : 固定遅延値を設定 し ます。
VARIABLE : 遅延値を動的に調整 ( イ ン ク リ メ ン
ト /デ ク リ メ ン ト ) し ます。
VAR_LOAD : 動的に タ ッ プ値を ロ ー ド し ます。
詳細 は、 「遅延 モ ー ド 」 を 参照 し て く だ さ い。
TX_BITSLICE_TRI の DELAY_TYPE は、
TX_BITSLICE と 同 じ であ る 必要があ り ます。
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8
TIME
FIXED
第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-25 : TX_BITSLICE_TRI の属性 (続き)
属性
DELAY_VALUE
INIT
IS_CLK_INVERTED
IS_RST_DLY_INVERTED
値
デ フ ォル ト
タ イプ
説明
10 進数
FIXED の DELAY_TYPE を使用 し てい る 場合、固
定遅延値を ps 単位で指定 し ます。 VARIABLE ま
たは VAR_LOAD を使用 し てい る 場合、 リ セ ッ ト
時の値を指定 し ます。
DELAY_FORMAT を TIME モー ド に設定す る と 、
目的の値はピ コ 秒 (ps) 単位にな り ます。
ODELAYE3 には、DELAY_VALUE に追加 さ れ る
挿入遅延があ り ます。 ODELAYE3 を通過す る 遅
延の合計は、 DELAY_VALUE と 挿入遅延の和に
な り ます。
DELAY_FORMAT を COUNT モー ド に設定す る
と 、目的の値は タ ッ プ数にな り ます。ODELAYE3
を通過す る 遅延の合計は、 挿入遅延 と タ ッ プ数
の和にな り ます。
0 – 1250 (TIME)
0 – 511 (COUNT)
0
1’b1、 1’b0
1’b1
TX_BITSLICE の シ リ ア ラ イ ズ さ れ た デー タ 出
力であ る O ポー ト の初期値を指定 し ます。
1’b0
バイナ リ
ク ロ ッ ク CLK ピ ン がア ク テ ィ ブ High か、 ま た
はア ク テ ィ ブ Low か を指定 し ます。
IS_RST_INVERTED 属性 と 同様ですが、 CLK パ
ス上にあ り ます。
IS_CLK_INVERTED = 1 の場合、 イ ンバー タ ーが
使用 さ れます。
IS_CLK_INVERTED = 0 の場合、 イ ンバー タ ーは
使用 さ れません。
バイナ リ
リ セ ッ ト RST_DLY ピ ン が ア ク テ ィ ブ High か、
ま たはア ク テ ィ ブ Low か を指定 し ます。
IS_RST_INVERTED 属性 と 同様ですが、
RST_DLY パ ス上にあ り ます。
IS_RST_DLY_INVERTED = 1 の場合、 イ ン バー
タ ーが使用 さ れます。
IS_RST_DLY_INVERTED = 0 の場合、 イ ン バー
タ ーは使用 さ れません。
1’b0?1’b1
1’b0?1’b1
1’b0
IS_RST_INVERTED
1’b0?1’b1
1’b0
バイナ リ
リ セ ッ ト RST ピ ンがア ク テ ィ ブ High か、ま たは
ア ク テ ィ ブ Low か を指定 し ます。
リ セ ッ ト パ ス上には選択可能な ロ ーカール イ ン
バー タ ーが あ り 、 こ れ を使用 し て リ セ ッ ト 入力
の極性を変更で き ます。
IS_RST_INVERTED = 1 の場合、 イ ンバー タ ーが
使用 さ れます。
IS_RST_INVERTED = 0 の場合、 イ ンバー タ ーは
使用 さ れません。
OUTPUT_PHASE_90
TRUE ま たは
FALSE
FALSE
文字列
0° ま たは 90° のいずれかの出力位相を選択で き
ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-25 : TX_BITSLICE_TRI の属性 (続き)
属性
REFCLK_FREQUENCY
UPDATE_MODE
値
デ フ ォル ト
タ イプ
200.0 – 2400.0
300.0
float 型の有効
数字 1 桁
ASYNC
MANUAL
SYNC
ASYNC
文字列
説明
基準 ク ロ ッ ク 周波数 (MHz) です。
ASYNC に設定 さ れてい る 場合は、遅延値の変更
は受信デー タ と は無関係にな り ます。
SYNC に設定 さ れてい る 場合は、DATAIN のエ ッ
ジ に同期 し て 遅延の変更が行われ る よ う に
DATAIN が遷移す る 必要が あ り ま す。 こ のモー
ド は、 常に周期的に ス イ ッ チす る ク ロ ッ ク ま た
はデー タ 信号に適 し てい ます。
MANUAL に設定 し た場合、新 し い値が有効にな
る には、 LOAD を 2 回アサー ト す る 必要があ り
ます。新 し い値を有効にする には、最初の LOAD
のアサー ト に よ っ て、 CNTVALUEIN で指定 さ れ
た値を ロ ー ド し 、 CE を アサー ト し た状態で再び
LOAD を アサー ト す る 必要が あ り ま す。 こ の属
性は、 遅延を更新で き る ため、 デー タ が IDLE に
な っ た場合に役立ち ます。
BITSLICE_CONTROL
基本構築ブ ロ ッ ク は RXTX_BITSLICE (RX_BITSLICE、 TX_BITSLICE) であ り 、 ピ ン ま たはピ ン ペア を介 し て使用 し
ます。 図 2-39 に示す よ う に、 ニブル内にあ る すべての BITSLICE (6 個ま たは 7 個) は 1 つの BITSLICE_CONTROL ブ
ロ ッ ク で制御 さ れます。 7 個の BITSLICE が上位ニブルを構成 し 、 6 個の BITSLICE が下位ニブルを構成 し ます。
BITSLICE_CONTROL プ リ ミ テ ィ ブは、 RXTX_BITSLICE (RX_BITSLICE、 TX_BITSLICE) の ク ロ ッ キ ン グお よ び特性
を制御 し ます。 ピ ン と 属性を使用 し て BITSLICE_CONTROL コ ン ポーネ ン ト を あ る 程度制御で き ますが、 完全な制御
は、 レ ジ ス タ イ ン タ ーフ ェ イ ス ユニ ッ ト (RIU) に よ っ て得 ら れます。 RIU は、 プ ロ セ ッ サ ペ リ フ ェ ラ ル と し て機能
し 、 プ ロ グ ラ ム さ れてい る ニブル グループで必要 と な る すべての遅延値お よ び制御値へのア ク セ ス を可能に し ます。
BITSLICE_CONTROL プ リ ミ テ ィ ブ (図 2-38) は、 接続 さ れてい る RXTX_BITSLICE (RX_BITSLICE、 TX_BITSLICE)
の ク ロ ッ キ ン グ ( ク ロ ッ ク の分周お よ び転送)、 内蔵自動キ ャ リ ブ レーシ ョ ン、 電圧/温度の ト ラ ッ キ ン グ、 お よ びその
他の特性を制御 し ます。
BITSLICE_CONTROL の制御は、 RIU ( レ ジ ス タ イ ン タ ーフ ェ イ ス ユニ ッ ト ) を介 し て実行で き ま す。 こ のユニ ッ ト
は、 それぞれが 16 ビ ッ ト の レ ジ ス タ を 64 個含むバン ク です。 RIU レ ジ ス タ のマ ッ プに よ っ て、 プ ロ グ ラ ム さ れてい
る ニブル グループで必要 と な る すべての遅延値お よ び制御値へのア ク セ ス が可能にな り ます。
2 つのニブルを結合 し て 1 バ イ ト にす る こ と がで き ます。 1 バ イ ト には、 それぞれ RIU イ ン タ ーフ ェ イ ス を備え る 2
つの BITSLICE_CONTROL コ ン ポーネ ン ト が含まれてい ます。 両方の RIU イ ン タ ーフ ェ イ ス は、 RIU_OR コ ン ポーネ
ン ト を使用 し て結合で き ます。 バ イ ト 内で 2 つのニブルの RIU イ ン タ ーフ ェ イ ス が RIU_OR に よ っ て結合 さ れ る と 、
内部 ロ ジ ッ ク に と っ て、 それ ら は 1 つの RIU イ ン タ ーフ ェ イ ス の よ う に見え ます。
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X-Ref Target - Figure 2-38
,QWHUQDO/RJLF&RQQHFWLRQV
,2,&RQQHFWLRQV
5,8B&/.
5,8B$''5>@
5,8B:5B'$7$>@
5,8B5'B'$7$>@
5,8B5'B9$/,'
5,8B:5B(1
5,8B1,%%/(B6(/
5;B%,7B&75/B287>@
5;B%,7B&75/B287>@
5;B%,7B&75/B287>@
5;B%,7B&75/B287>@
5;B%,7B&75/B287>@
5;B%,7B&75/B287>@
5;B%,7B&75/B287>@
5;B%,7B&75/B,1>@
5;B%,7B&75/B,1>@
5;B%,7B&75/B,1>@
5;B%,7B&75/B,1>@
5;B%,7B&75/B,1>@
5;B%,7B&75/B,1>@
5;B%,7B&75/B,1>@
3//B&/.
5()&/.
567
(1B97&
'/<B5'<
97&B5'<
'<1B'&,>@
7;B%,7B&75/B287>@
7;B%,7B&75/B287>@
7;B%,7B&75/B287>@
7;B%,7B&75/B287>@
7;B%,7B&75/B287>@
7;B%,7B&75/B287>@
7;B%,7B&75/B287>@
7;B%,7B&75/B,1>@
7;B%,7B&75/B,1>@
7;B%,7B&75/B,1>@
7;B%,7B&75/B,1>@
7;B%,7B&75/B,1>@
7;B%,7B&75/B,1>@
7;B%,7B&75/B,1>@
7%<7(B,1>@
3+<B5'(1>@
3+<B5'&6>@
3+<B5'&6>@
3+<B:5&6>@
3+<B:5&6>@
&/.B)520B(;7
3&/.B1,%%/(B,1
1&/.B1,%%/(B,1
1&/.B1,%%/(B287
3&/.B1,%%/(B287
&/.B72B(;7B1257+
&/.B72B(;7B6287+
7;B%,7B&75/B287B75,>@
7;B%,7B&75/B,1B75,>@
8*BFBB
図 2-38 : BITSLICE_CONTROL プ リ ミ テ ィ ブ
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
BITSLICE_CONTROL のポー ト
表 2-26 に BITSLICE_CONTROL のポー ト を示 し ます。
表 2-26 : BITSLICE_CONTROL のポー ト
ポー ト
PLL_CLK
REFCLK
RST
EN_VTC
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I/O
説明
入力
BITSLICE_CONTROL のマ ス タ ー ク ロ ッ ク 入力です。
REFCLK_SRC 属性 = PLL_CLK
こ の ク ロ ッ ク は、 BISC
コ ン ト ロ ー ラ ー に よ っ て 使用 さ れ、
SERIAL_MODE を 使用 し て い る 場合、 デー タ お よ び ス ト ロ ーブ/ ク
ロ ッ ク のサンプル ク ロ ッ ク と し て使用 さ れます。
こ の ク ロ ッ ク は、 こ れ ら の ピ ン を持つ BITSLICE_CONTROL のポー
ト が存在す る I/O バン ク 内の 2 つの PLL の ど ち ら かか ら 供給 さ れ る
必要が り あ り ます。
PLL は、極めてジ ッ タ ーが低い専用配線を経由 し て PLL_CLK ピ ンに
接続 し ます。
こ の ク ロ ッ ク 入力 ま た は REFCLK ク ロ ッ ク 入力のいずれか を 使用
し 、 両方は使用 し ません。 PLL_CLK を使用する 場合は、 REFCLK を
Low に接続 し ます。
入力
BITSLICE_CONTROL のマ ス タ ー ク ロ ッ ク 入力です。
REFCLK_SRC 属性 = REFCLK
こ の ク ロ ッ ク は、 BISC コ ン ト ロ ー ラ ーに よ っ て使用 さ れ、
SERIAL_MODE を 使用 し て い る 場合、 デー タ お よ び ス ト ロ ーブ/ ク
ロ ッ ク のサンプル ク ロ ッ ク と し て使用 さ れます。
こ の ク ロ ッ ク は、 内部 ロ ジ ッ ク の MMCM ク ロ ッ ク マネージ ャ ーで
生成で き ます。
こ れに接続 さ れ る ク ロ ッ ク は、 通常の ク ロ ッ ク 配線を経由 し て供給
さ れます。
こ の ク ロ ッ ク 入力 ま たは PLL_CLK ク ロ ッ ク 入力のいずれか を使用
し 、 両方は使用 し ません。 REFCLK を使用す る 場合は、 PLL_CLK を
Low に接続 し ます。
入力
非同期でアサー ト さ れ る グ ロ ーバル リ セ ッ ト です。
こ の リ セ ッ ト は、 専用の リ セ ッ ト シーケ ン ス に従 う こ と で、 最適に
同期 し て リ リ ース さ れます。
詳細は、 「ネ イ テ ィ ブ モー ド の リ セ ッ ト シーケ ン ス」 を参照 し て く
だ さ い。
入力
電圧 と 温度の制御お よ び ト ラ ッ キ ン グ を有効に し ます。
TIME モー ド を使用する 場合、 初期 BISC の間、 EN_VTC 信号を High
にプルア ッ プす る 必要があ り ます。
COUNT モー ド で使用する 場合、 EN_VTC 信号を Low にプルダ ウ ン
す る 必要があ り ます。
TIME モー ド お よ び COUNT モー ド の BITSLICE を同 じ ニブル内で用
い る 場合、TIME モー ド で使用 さ れ る BITSLICE では EN_VTC を High
に プ ル ア ッ プ す る 必要 が あ り 、 COUNT
モ ー ド で 利用 さ れ る
BITSLICE では EN_VTC を High ま たは Low にす る こ と がで き ます。
COUNT モー ド で遅延カ ウ ン タ ーを使用す る 場合、 EN_VTC ピ ン を
Low にす る 必要があ り ます。
BITSLICE には、 EN_VTC ピ ン も あ り ます。
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202
第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-26 : BITSLICE_CONTROL のポー ト (続き)
I/O
説明
出力
BISC が初期固定遅延 ラ イ ン の キ ャ リ ブ レ ーシ ョ ン を終了 し た こ と
を示すス テー タ ス ビ ッ ト です。
こ の ピ ンは、 BISC コ ン ト ロ ー ラ ーがニブルで使用 さ れ る 遅延 ラ イ ン
のキ ャ リ ブ レーシ ョ ン を終了 し た こ と を伝え ます。
コ ン ポーネ ン ト モー ド では、 IDELAYCTRL の RDY 信号が こ の ピ ン
と 等価です。 こ の ピ ンは、 RIU レ ジ ス タ ビ ッ ト で も 表 さ れます。
出力
BISC が初期 VT のキ ャ リ ブ レーシ ョ ンお よ び ト ラ ッ キ ン グ を終了 し
た こ と を示すス テー タ ス信号です。
こ の ピ ンは、 DLY_RDY の後に、 BISC コ ン ト ロ ー ラ ーが初期電圧お
よ び温度の補正を終了 し た こ と を伝え ます。 その後、 BISC は、 遅延
ラ イ ン を電圧 と 温度に対 し て継続的に補正 し ます。
こ の信号は、 アサー ト さ れ る と 、BITSLICE_CONTROL のハー ド ウ ェ
ア リ セ ッ ト が発生する ま で、 High の ま ま にな り ます。
こ の ピ ンは、 RIU レ ジ ス タ ビ ッ ト で も 表 さ れます。
入力
RIU イ ン タ ーフ ェ イ ス ペ リ フ ェ ラ ルの ク ロ ッ ク です。
こ の ク ロ ッ ク は、 BITSLICE_CONTROL のほかのすべての ク ロ ッ ク
か ら 独立 し てい ます。
こ の ク ロ ッ ク は、 MMCM ま たは PLL で生成で き ます。
入力
こ のア ド レ ス入力バ ス は、 レ ジ ス タ イ ン タ ーフ ェ イ ス の レ ジ ス タ ア
ド レ ス を提供 し ます。
こ のバ ス のア ド レ ス値に よ り 、次の RIU_CLK サ イ ク ルで書 き 込みま
たは読み出 し を行 う コ ン フ ィ ギ ュ レ ーシ ョ ン ビ ッ ト を指定 し ま す。
使用 し ない場合はすべてのビ ッ ト を 0 にす る 必要があ り ます。
入力
こ の入力バ ス は、 デー タ を供給 し ます。 こ のバ ス の値は、 レ ジ ス タ
イ ン タ ー フ ェ イ ス の コ ン フ ィ ギ ュ レ ーシ ョ ン セルに書 き 込 ま れ ま
す。 こ のデー タ は、 RIU_WR_EN と RIU_NIBBLE_SEL がア ク テ ィ ブ
なサ イ ク ルで現れ ま す。 デー タ はシ ャ ド ウ レ ジ ス タ に取 り 込 ま れ、
後で書 き 込まれます。
RIU ポー ト に対 し て次の書 き 込みが可能に な る と 、 RIU_VALID に
よ っ て通知 さ れ ます。 使用 し ない場合はすべての ビ ッ ト を 0 にす る
必要があ り ます。
出力
こ の出力バ ス は、 RIU デー タ を内部 ロ ジ ッ ク に供給 し ま す。 こ のバ
ス の値は、 RIU_ADDR に よ っ て ア ド レ ス指定 さ れた レ ジ ス タ ビ ッ ト
を表 し ます。 RIU_WR_EN と RIU_NIBBLE_SEL がア ク テ ィ ブの場合
に、 デー タ が現れ ま す。 こ の出力バ ス を使用 し ない場合は、 フ ロ ー
ト の ま ま にす る 必要があ り ます。
RIU_VALID
出力
こ の信号は、内部 ロ ジ ッ ク か ら RIU ア ク セ ス が行われてい る と き に、
内部 BISC ス テー ト マシ ン も RIU レ ジ ス タ にア ク セ ス し てい る 場合
の ス テー タ ス を示 し ます。 競合の発生時 (つま り 、 BISC の書 き 込み
ア ク セ ス 時に RIU 書 き 込みア ク セ ス が発生 し た と き )、 RIU_VALID
信号がデ ィ アサー ト さ れ ま す。 RIU_VALID がアサー ト さ れ る ま で、
内部 ロ ジ ッ ク の書 き 込みア ク セ ス は成功 し ま せん。 内部 ロ ジ ッ ク 側
では、 それ以上の動作は不要ですが、 RIU_VALID がデ ィ アサー ト さ
れ る ま で、 さ ら に RIU ア ク セ ス を行 う こ と はで き ません。 競合に加
え て、 RL_DLY_RNK[0, 1, 2, 3] レ ジ ス タ に 書 き 込 ん だ 場合 に も 、
RIU_VALID がアサー ト さ れます。 こ れ ら の レ ジ ス タ は、 RIU 書 き 込
みに よ っ て レ ジ ス タ を更新す る のに 3 サ イ ク ル以上を必要 と す る 、
特殊な レ ジ ス タ です。 そのため、 こ れ ら の レ ジ ス タ への連続 し た ア
ク セ ス は不可能です。
RIU_WR_EN
入力
RIU イ ン タ ーフ ェ イ ス で レ ジ ス タ にア ク セ ス す る には、 こ の信号を
High にす る 必要があ り ます。
ポー ト
DLY_RDY
VTC_RDY
RIU_CLK
RIU_ADDR[5:0]
RIU_WR_DATA [15:0]
RIU_RD_DATA [15:0]
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表 2-26 : BITSLICE_CONTROL のポー ト (続き)
I/O
説明
RIU_NIBBLE_SEL
入力
1 つの I/O バン ク は、 4 バ イ ト で構成 さ れます。 各バ イ ト には、 2 つ
のニブルが含 ま れてい ま す。 各ニブルには、 ニブルのすべての RX
BITSLICE ま た は TX BITSLICE ( あ る い は、 そ の 両方) の 制御用
BITSLICE_CONTROL コ ン ポーネ ン ト が含 ま れてい ま す。 こ の信号
は、 バ イ ト 内のニブルの RIU の選択に使用 さ れます。
PHY_RDCS0 [3:0]
PHY_RDCS1 [3:0]
入力
PHY_WRCS0 [3:0]
PHY_WRCS1 [3:0]
出力
ポー ト
MIG 専用 : ラ ン ク 選択
TBYTE_IN[3:0]
入力
ニブル/バ イ ト グループ ト ラ イ ス テー ト 入力です。
こ の入力を使用す る 場合、TX_BITSLICE_TRI プ リ ミ テ ィ ブ を イ ン ス
タ ン シエー ト し 、TX_BIT_CTRL_OUT(IN)_TRI[39:0] バ ス に接続す る
必要があ り ます。
こ こ で 入力 さ れ た ニ ブ ル は、 BITSLICE_CONTROL を 通過 し て
TX_BITSLICE_TRI プ リ ミ テ ィ ブに渡 さ れます。 こ のプ リ ミ テ ィ ブで
ビ ッ ト がシ リ ア ラ イ ズ さ れ、 出力遅延 ラ イ ン を使用 し てい る 場合は
遅延 さ れます。 その後、 TX_BITSLICE_TRI のシ リ アル出力は、 使用
さ れ る すべての TX_BITSLICE の単一ビ ッ ト TBYTE_IN 入力に渡 さ
れます。
こ の 入 力 の 詳 細 に つ い て は、 「TX_BITSLICE」 お よ び
「TX_BITSLICE_TRI」 セ ク シ ョ ン を参照 し て く だ さ い。
PHY_RDEN[3:0]
入力
読み出 し バース ト イ ネーブルです。
こ れは、 RX_GATING 属性を使用 し ない場合、 1111 に接続す る 必要
があ り ます。
DYN_DCI[6:0]
出力
MIG 専用 : IOB DCI 直接制御
次のポー ト は、同 じ バ イ ト の 2 つの BITSLICE_CONTROL コ ン ポーネ ン ト 間ま たはバ イ ト 間の専用 ク ロ ッ ク 入力お
よ び出力です。 ク ロ ッ ク 配線機能は、 属性を設定する こ と で有効にな り ます。 ニブル間ま たはバ イ ト 間の ク ロ ッ キ
ン グ機能の詳細については、 「 コ ン ポーネ ン ト モー ド での ク ロ ッ キ ン グに関する 要件」 セ ク シ ョ ン を参照 し て く だ
さ い。
CLK_FROM_EXT
入力
別 の BITSLICE_CONTROL の CLK_TO_EXT_NORTH 出力 ま た は
CLK_TO_EXT_SOUTH 出力か ら 供給 さ れ る バ イ ト 間 ク ロ ッ ク です。
バ イ ト 間 ク ロ ッ キ ン グ を使用 し ない場合、 つま り CLK_TO_EXT_ ピ
ンのみを使用す る 場合は、 こ のピ ン を High にプルア ッ プす る 必要が
あ り ます。
CLK_TO_EXT_NORTH
出力
こ の 出力 の 上 ( 北) に あ る BITSLICE_CONTROL ブ ロ ッ ク の
CLK_FROM_EXT 入力へのバ イ ト 間 ク ロ ッ ク です。 こ の ピ ン の使用
は、 EN_CLK_TO_EXT_NORTH 属性で有効にな り ます。
CLK_TO_EXT_SOUTH
出力
こ の 出力 の 下 ( 南) に あ る BITSLICE_CONTROL ブ ロ ッ ク の
CLK_FROM_EXT 入力へのバ イ ト 間 ク ロ ッ ク です。 こ の ピ ン の使用
は、 EN_CLK_TO_EXT_SOUTH 属性で有効にな り ます。
入力
バ イ ト 内のほかの BITSLICE_CONTROL か ら のニブル間ス ト ロ ーブ/
ク ロ ッ ク です。
各バ イ ト には 2 つの ニ ブルが含 ま れ てお り 、 各ニ ブルには
PCLK_NIBBLE_IN 入力があ り ます。
こ れは、 EN_OTHER_PCLK 属性で有効にな り ます。
PCLK_NIBBLE_IN
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表 2-26 : BITSLICE_CONTROL のポー ト (続き)
ポー ト
NCLK_NIBBLE_IN
PCLK_NIBBLE_OUT
NCLK_NIBBLE_OUT
I/O
説明
入力
バ イ ト 内のほかの BITSLICE_CONTROL か ら のニブル間ス ト ロ ーブ/
ク ロ ッ ク です。
各バ イ ト には 2 つの ニ ブルが含 ま れ てお り 、 各ニ ブルには
NCLK_NIBBLE_IN 入力があ り ます。
こ れは、 EN_OTHER_NCLK 属性で有効にな り ます。
出力
バ イ ト 内のほかの BITSLICE_CONTROL へのニブル間ス ト ロ ーブ/ ク
ロ ッ ク です。
各バ イ ト には 2 つの ニ ブルが含 ま れ てお り 、 各ニ ブルには
PCLK_NIBBLE_OUT 入力があ り ます。
こ れは、 EN_OTHER_PCLK 属性で有効にな り ます。
出力
バ イ ト 内のほかの BITSLICE_CONTROL へのニブル間ス ト ロ ーブ/ ク
ロ ッ ク です。
各バ イ ト には 2 つの ニ ブルが含 ま れ てお り 、 各ニ ブルには
NCLK_NIBBLE_OUT 入力があ り ます。
こ れは、 EN_OTHER_NCLK 属性で有効にな り ます。
次 の RX/TX_BIT_CTRL_OUT ピ ン お よ び RX/TX_BIT_CTRL_IN ピ ン は、 BITSLICE_CONTROL と 、 使用 さ れ る
RXTX_BITSLICE (RX_BITSLICE ま たは TX_BITSLICE) と の間の 40 ビ ッ ト バス接続です。 こ れ ら の 40 ビ ッ ト バ
ス は、 BITSLICE_CONTROL と BITSLICE 間でデー タ 信号、 ク ロ ッ ク 信号、 RIU の信号、 お よ びス テー タ ス の各信
号を伝送 し ます。
RXTX_BITSLICE、 RX_BITSLICE、 ま た は
TX_BITSLICE
を 使用す る 場合 は、 こ れ ら の バ ス を 適切 な
BITSLICE_CONTROL の入力バ スお よ び出力バ ス に接続す る 必要があ り ます (図 2-39)。
例:
RX_BITSLICE_0 を使用す る 場合は、RX/TX_BIT_CTRL_OUT を BITSLICE_CONTROL の RX/TX_BIT_CTRL_IN0 に
接続 し 、 RX/TX_BIT_CTRL_IN バ ス を BITSLICE_CONTROL の RX/TX_BIT_CTRL_OUT0 バ ス に接続す る 必要があ
り ます。
こ れ ら のバ ス は、 BITSLICE_CONTROL と BITSLICE 間の専用配線で構成 さ れてい ます。
RX_BIT_CTRL_OUTx[39:0]
出力
BITSLICE に接続す る ための出力バ ス です。 RX_BIT_CTRL_IN 入力
バ ス です。
RX_BIT_CTRL_INx[39:0]
入力
BITSLICE か ら の入力バ ス です。 RX_BIT_CTRL_OUT 出力バ ス です。
TX_BIT_CTRL_OUTx[39:0]
出力
BITSLICE に接続す る ための出力バ ス です。 TX_BIT_CTRL_IN 入力
バ ス です。
TX_BIT_CTRL_INx[39:0]
入力
BITSLICE か ら の入力バ ス です。 TX_BIT_CTRL_OUT 出力バ ス です。
TX_BIT_CTRL_OUT_TRI[39:0]
出力
TX_BITSLICE_TRI への出力バ ス です。 TX_BIT_CTRL_IN 入力バ ス
です。
TX_BIT_CTRL_IN_TRI[39:0]
入力
TX_BITSLICE_TRI か ら の入力バ ス です。 TX_BIT_CTRL_OUT 出力
バ ス です。
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X-Ref Target - Figure 2-39
%\WHDQG
%,76/,&(B&21752/
%,76/,&(
%,76/,&(
%,76/,&(
%,76/,&(
8SSHU1LEEOH
%,76/,&(
%,76/,&(
%,76/,&(
%,76/,&(B&21752/
%,76/,&(
%,76/,&(
%,76/,&(
%,76/,&(
/RZHU1LEEOH
%,76/,&(
%,76/,&(
5;7;RU5;7;B%,76/,&(
8*BFBB
図 2-39 : 各 BITSLICE に対応する BITSLICE_CONTROL
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BITSLICE_CONTROL の属性
表 2-27 に BITSLICE_CONTROL の属性を示 し ます。 こ れ ら の属性のほ と ん ど に対 し て、 RIU 内に等価レ ジ ス タ ビ ッ
ト があ り ます。
表 2-27 : BITSLICE_CONTROL の属性
属性
EN_OTHER_PCLK
EN_OTHER_NCLK
SERIAL_MODE
RX_CLK_PHASE_P
値
TRUE
FALSE
TRUE
FALSE
TRUE
FALSE
SHIFT_0
SHIFT_90
デ フ ォル ト
FALSE
FALSE
FALSE
SHIFT_0
タ イプ
説明
文字列
ニブル間 ク ロ ッ キ ン グ を有効に し ます。
TRUE に設定 し た場合、PCLK はバ イ ト 内のほかの
BITSLICE_CONTROL か ら 供給 さ れます。
こ れを、 あ る BITSLICE_CONTROL でオンに し た
場合、 同 じ バ イ ト 内のほかの BITSLICE_
CONTROL でオンにす る こ と はで き ません。
文字列
ニブル間 ク ロ ッ キ ン グ を有効に し ます。
TRUE に設定 し た場合、 NCLK はバ イ ト 内のほか
の BITSLICE_CONTROL か ら 供給 さ れます。
こ れを、 あ る BITSLICE_CONTROL でオンに し た
場合、 同 じ バ イ ト 内のほかの BITSLICE_
CONTROL でオンにす る こ と はで き ません。
文字列
TRUE に設定 し た 場合、 マ ス タ ー入力 ク ロ ッ ク
PLL_CLK ま たは REFCLK、 お よ びそれ ら の分周
ク ロ ッ ク が、 BITSLICE のシ リ ア ラ イ ザー /デシ リ
ア ラ イ ザーのサ ン プル ク ロ ッ ク と し て使用 さ れ
ます。
FALSE に設定 し た場合、 BITSLICE_0 に供給 さ れ
る ク ロ ッ ク ま たは ス ト ロ ーブが、 サンプル ク ロ ッ
ク と し て使用 さ れます。
デー タ のみ、 ま たはエンベデ ッ ド ク ロ ッ ク を含ん
だデー タ を BITSLICE に供給する 場合、 SERIAL_
MODE を使用 し ま す。 その場合、 BITSLICE の主
な機能は、 デー タ ソ ース と は無関係に内部で生成
さ れた ク ロ ッ ク (PLL な ど) を使用 し て、 入力デー
タ ス ト リ ーム をサンプ リ ン グする こ と です。
文字列
読み出 し ク ロ ッ ク の P 側を、 取 り 込 ま れたデー タ
に対 し て 0° ま たは 90° シ フ ト し ます。
デー タ は、 ク ロ ッ ク に よ っ て、 ビ ッ ト 周期の中央
でサ ン プ リ ン グ さ れ ま す。 ク ロ ッ ク と デー タ が、
位相 を 揃え て イ ン タ ー コ ネ ク ト ロ ジ ッ ク に到着
す る 場合は、 90° のシ フ ト を使用 し ま す。 そ う で
ない場合は、 こ の属性をデフ ォ ル ト 値の ま ま に し
ます。
SHIFT_0
SHIFT_90
SHIFT_0
文字列
読み出 し ク ロ ッ ク の N 側を、取 り 込 ま れたデー タ
に対 し て 0° ま たは 90° シ フ ト し ます。
デー タ は、 ク ロ ッ ク に よ っ て、 ビ ッ ト 周期の中央
でサ ン プ リ ン グ さ れ ま す。 ク ロ ッ ク と デー タ が、
位相 を 揃え て イ ン タ ー コ ネ ク ト ロ ジ ッ ク に到着
す る 場合は、 90° のシ フ ト を使用 し ま す。 そ う で
ない場合は、 こ の属性をデフ ォ ル ト 値の ま ま に し
ます。
INV_RXCLK
TRUE
FALSE
FALSE
文字列
読み出 し CLK を反転 し ます。
TX_GATING
DISABLE
ENABLE
DISABLE
文字列
書 き 込み ク ロ ッ ク ゲーテ ィ ン グ です。 MIG 専用
です。
RX_CLK_PHASE_N
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表 2-27 : BITSLICE_CONTROL の属性 (続き)
属性
RX_GATING
READ_IDLE_COUNT[5:0]
値
デ フ ォル ト
タ イプ
説明
DISABLE
ENABLE
DISABLE
文字列
読み出 し ス ト ロ ーブ/ ク ロ ッ ク ゲーテ ィ ン グ を 有
効に し ます。
こ の属性の基本的な価値お よ びその背後にあ る メ
カ ニズ ムは、 ス ト ロ ーブ/ ク ロ ッ ク を プ リ ア ンブル
時にゲー ト 制御す る こ と です。 ス ト ロ ーブ/ ク ロ ッ
ク の各立ち下が り エ ッ ジの直後に、 それ ら のゲー
ト を オ フ に し 、 その後オンに し ます。
こ の属性が使用す る ゲーテ ィ ン グ回路は、 ニブル
の BITSLICE_0 でのみ使用で き ます。
0 ～ 63
0
10 進数
バース ト 間のギ ャ ッ プ カ ウ ン タ ーです。MIG 専用
です。
文字列
マ ス タ ー ク ロ ッ ク の 分周方法 を 決定 し ま す。 8
ビ ッ ト モー ド を使用す る 場合 (1:8 シ リ アル入力)
は、 DIV4 に設定 し ます。
4 ビ ッ ト モー ド を を使用す る 場合は、DIV2 に設定
し ます。 FIFO_WRCLK_OUT ク ロ ッ ク は、 こ の属
性の設定を反映 し ます。
DIV2
DIV4
DIV2
PLLCLK
REFCLK
PLLCLK
文字列
マ ス タ ー ク ロ ッ ク が PLL_CLK であ る 場合、 こ の
属性を PLLCLK に設定す る 必要があ り ます。
マ ス タ ー ク ロ ッ ク が REFCLK 入力であ る 場合、こ
の属性を REFCLK に設定する 必要があ り ます。
ROUNDING_FACTOR
1、 2、 4、 8、
16、 32、 64、
128
16
10 進数
BISC の丸め係数です。 MIG 専用です。
CTRL_CLK
EXTERNAL
EXTERNAL
文字列
RIU イ ン タ ーフ ェ イ ス の ク ロ ッ ク ソ ース を指定 し
ます。
常にデフ ォ ル ト 値 (EXTERNAL) を使用 し ます。
EN_CLK_TO_EXT_NORTH
ENABLE
DISABLE
DISABLE
文字列
ほかの上位 BITSLICE_CONTROL へのバ イ ト 間ス
ト ロ ーブ/ ク ロ ッ ク 転送を有効に し ます。
EN_CLK_TO_EXT_SOUTH
ENABLE
DISABLE
DISABLE
文字列
ほかの下位 BITSLICE_CONTROL へのバ イ ト 間ス
ト ロ ーブ/ ク ロ ッ ク 転送を有効に し ます。
TRUE
FALSE
FALSE
文字列
MIG 専用です。
SELF_CALIBRATE
ENABLE
DISABLE
ENABLE
文字列
内蔵自動キ ャ リ ブレーシ ョ ン イ ネーブル信号です。
IDLY_VT_TRACK
TRUE
FALSE
TRUE
文字列
ニブル内のすべての入力遅延に対 し て、 電圧お よ
び温度の ト ラ ッ キ ン グ を有効に し ます。
ODLY_VT_TRACK
TRUE
FALSE
TRUE
文字列
ニブル内のすべての出力遅延に対 し て、 電圧お よ
び温度の ト ラ ッ キ ン グ を有効に し ます。
QDLY_VT_TRACK
TRUE
FALSE
TRUE
文字列
BITSLICE_CONTROL 内の 4 分の 1 遅延に対 し て、
電圧お よ び温度の ト ラ ッ キ ン グ を有効に し ます。4
分の 1 遅延は、 入力デー タ に対す る ク ロ ッ ク のシ
フ ト に使用 さ れます。
RXGATE_EXTEND
TRUE
FALSE
FALSE
文字列
メ モ リ イ ン タ ー フ ェ イ ス ジ ェ ネ レ ー タ ー (MIG)
の メ モ リ コ ン ト ロ ー ラ ー用に用意 さ れてい ます。
DIV_MODE
REFCLK_SRC
EN_DYN_ODLY_MODE
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レ ジ ス タ イ ン タ ー フ ェ イ ス ユニ ッ ト
レ ジ ス タ イ ン タ ーフ ェ イ ス ユニ ッ ト (RIU) は、64 個の 16 ビ ッ ト 読み出 し /書き 込みレ ジ ス タ セ ッ ト であ り 、イ ン タ ー
コ ネ ク ト ロ ジ ッ ク の動的にア ク セ ス可能なプ ロ セ ッ サ ペ リ フ ェ ラ ル イ ン タ ーフ ェ イ ス と し て機能 し ます。 ニブルの
すべての機能に対す る 完全な制御を提供 し ます。 入力遅延、 出力遅延、 ト ラ イ ス テー ト 遅延、 4 分の 1 遅延、 電圧 と
温度 (VT) の ト ラ ッ キ ン グ、 ク ロ ッ キ ン グ オプシ ョ ン、 お よ び内蔵自動キ ャ リ ブ レーシ ョ ン (BISC) をすべて制御 し ま
す。 RIU イ ン タ ーフ ェ イ ス は、 図 2-40 に示す よ う に BITSLICE_CONTROL コ ン ポーネ ン ト で表 さ れます。
X-Ref Target - Figure 2-40
,QWHUFRQQHFW/RJLF&RQQHFWLRQV
%LW6OLFH&RQQHFWLRQV
5,8B&/.
5,8B$''5>@
5,8B:5B'$7$>@
5,8B5'B'$7$>@
5,8B9$/,'
5,8B:5B(1
5,8B1,%%/(B6(/
%,76/,&(B&21752/
,QSXW
2XWSXW
8*BFBB
図 2-40 : BITSLICE_CONTROL の RIU
RIU_OR のポー ト
表 2-28 に、 レ ジ ス タ イ ン タ ーフ ェ イ ス ユニ ッ ト (RIU_OR) のポー ト を示 し ます。
表 2-28 : RIU_OR のポー ト
ピン
RIU_CLK
RIU_ADDR[5:0]
RIU_WR_DATA[15:0]
I/O
入力
入力
入力
タ イプ
説明
クロック
イ ン ターコ ネ ク ト ロ ジ ッ ク か ら の ク ロ ッ ク。
RIU イ ン タ ーフ ェ イ ス ペ リ フ ェ ラ ルの ク ロ ッ ク 。
こ の ク ロ ッ ク は、 BITSLICE_CONTROL のほかのすべての ク ロ ッ ク か ら 独立
し てい ます。
BISC を有効に し た場合、 RIU の ク ロ ッ ク を接続す る 必要があ り ます。
デー タ
レ ジ ス タ ア ド レ ス。
こ のア ド レ ス入力バ スは、 レ ジ ス タ イ ン タ ーフ ェ イ ス の レ ジ ス タ ア ド レ ス を
提供 し ます。
こ のバ ス のア ド レ ス値に よ り 、次の RIU_CLK サ イ ク ルで書 き 込みま たは読み
出 し を行 う コ ン フ ィ ギ ュ レーシ ョ ン ビ ッ ト を指定 し ます。 使用 し ない場合は
すべてのビ ッ ト を 0 にする 必要があ り ます。
デー タ
レ ジ ス タ へのデー タ 書 き 込み。
こ の入力バ スは、 デー タ を供給 し ます。 こ のバ ス の値は、 レ ジ ス タ イ ン タ ー
フ ェ イ ス の コ ン フ ィ ギ ュ レ ーシ ョ ン セルに書 き 込ま れ ま す。 こ のデー タ は、
RIU_WR_EN と RIU_NIBBLE_SEL がア ク テ ィ ブなサ イ ク ルで現れます。デー
タ はシ ャ ド ウ レ ジ ス タ に取 り 込まれ、 後で書き 込まれます。
RIU ポー ト に対 し て次の書き 込みが可能にな る と 、 RIU_VALID に よ っ て通知
さ れます。 使用 し ない場合はすべてのビ ッ ト を 0 にす る 必要があ り ます。
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表 2-28 : RIU_OR のポー ト (続き)
I/O
ピン
出力
RIU_RD_DATA[15:0]
タ イプ
説明
デー タ
レ ジ ス タ か ら のデー タ 読み出 し 。
こ の出力バ スは、 RIU デー タ を イ ン タ ーコ ネ ク ト ロ ジ ッ ク に供給 し ます。
こ のバ ス の値は、RIU_ADDR に よ っ て ア ド レ ス指定 さ れた レ ジ ス タ ビ ッ ト を
表 し ます。
RIU_WR_EN と RIU_NIBBLE_SEL がア ク テ ィ ブの場合に、デー タ が現れます。
こ の出力バ ス を使用 し ない場合は、 フ ロ ー ト の ま ま にす る 必要があ り ます。
RIU_VALID
出力
デー タ
BISC が RIU レ ジ ス タ にア ク セ ス し てい る か ど う かを示すス テー タ ス です。
こ の信号は、 イ ン タ ー コ ネ ク ト ロ ジ ッ ク か ら RIU ア ク セ ス が行われてい る と
き に、 内部 BISC ス テー ト マシ ン も RIU レ ジ ス タ にア ク セ ス し てい る 場合の
ス テー タ ス を示 し ます。
競合の発生時 (つま り 、 BISC の書 き 込みア ク セ ス時に RIU 書き 込みア ク セ ス
が発生 し た と き )、 RIU_VALID 信号がデ ィ アサー ト さ れます。 RIU_VALID が
アサー ト さ れ る ま で、 イ ン タ ー コ ネ ク ト ロ ジ ッ ク の書き 込みア ク セ ス は成功
し ません。 イ ン タ ー コ ネ ク ト ロ ジ ッ ク 側では、 それ以上の動作は不要ですが、
RIU_VALID がデ ィ アサー ト さ れ る ま で、 さ ら に RIU ア ク セ ス を行 う こ と は
で き ません。競合に加え て、RL_DLY_RNK0、RL_DLY_RNK1、RL_DLY_RNK2、
ま たは RL_DLY_RNK3 レ ジ ス タ に書き 込んだ場合に も 、RIU_VALID がアサー
ト さ れ ます。 こ れ ら の レ ジ ス タ は、 RIU 書 き 込みに よ っ て レ ジ ス タ を更新す
る のに 3 サ イ ク ル以上を必要 と す る 、 特殊な レ ジ ス タ です。 そのため、 こ れ
ら の レ ジ ス タ への連続 し た ア ク セ ス は不可能です。
RIU_WR_EN
入力
イ ネー
ブル
レ ジ ス タ ラ イ ト イ ネーブル信号 (ア ク テ ィ ブ High)。
RIU イ ン タ ーフ ェ イ ス の レ ジ ス タ にア ク セ スする には、 こ の信号を High にア
サー ト す る 必要があ り ます。
デー タ
バ イ ト 内のニブルの選択。
1 つの I/O バン ク は、 4 バ イ ト で構成 さ れます。 各バ イ ト には、 2 つのニブル
が含 ま れてい ま す。 各ニブルには、 ニブルのすべての RX BITSLICE ま たは
TX BITSLICE (あ る いは、 その両方) の制御用 BITSLICE_CONTROL コ ン ポー
ネ ン ト が含まれてい ます。 こ の信号は、 バ イ ト 内のニブルの RIU の選択に使
用 さ れます。
入力
RIU_NIBBLE_SEL
レ ジ ス タ 定義およびア ド レ ス
表 2-29 に、 レ ジ ス タ の説明お よ びア ド レ ス の表を示 し ます。
表 2-29 : レ ジ ス タ の説明お よびア ド レ ス表
Addr[5:0]
レ ジス タ 名
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
16 進数
NIBBLE_CTRL_0
00
NIBBLE_CTRL_1
01
CALIB_CTRL
02
03
04
BS_CTRL
05
IODELAY_INC_BCAST_CTRL
06
INC
DEC
CRS
PQTR
07
INC
DEC
CRS
NQTR
08
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-29 : レ ジ ス タ の説明お よびア ド レ ス表 (続き)
Addr[5:0]
レ ジス タ 名
15
14
13
12
11
10
9
8
7
6
5
4
3
2
INC
DEC
CRS
INC
DEC
TRISTATE_ODELAY
0A
INC
DEC
ODELAY00
0B
INC
DEC
ODELAY01
0C
INC
DEC
ODELAY02
0D
INC
DEC
ODELAY03
0E
INC
DEC
ODELAY04
0F
INC
DEC
ODELAY05
10
INC
DEC
ODELAY06
11
INC
DEC
RX_DCC00
IDELAY00
12
INC
DEC
RX_DCC01
IDELAY01
13
INC
DEC
RX_DCC02
IDELAY02
14
INC
DEC
RX_DCC03
IDELAY03
15
INC
DEC
RX_DCC04
IDELAY04
16
INC
DEC
RX_DCC05
IDELAY05
17
INC
DEC
RX_DCC06
IDELAY06
18
MON
[13:9]
UltraScale アーキテ ク チ ャ SelectIO リ ソ ース
UG571 (v1.5) 2015 年 11 月 24 日
1
0
16 進数
09
PQTR_ALIGN
19
NQTR_ALIGN
1A
MON_ALIGN
1B
IODELAY00_ALIGN
1C
IODELAY01_ALIGN
1D
IODELAY02_ALIGN
1E
IODELAY03_ALIGN
1F
IODELAY04_ALIGN
20
IODELAY05_ALIGN
21
IODELAY06_ALIGN
22
PQTR_RATIO
23
NQTR_RATIO
24
IODELAY00_RATIO
25
IODELAY01_RATIO
26
IODELAY02_RATIO
27
IODELAY03_RATIO
28
IODELAY04_RATIO
29
IODELAY05_RATIO
2A
IODELAY06_RATIO
2B
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211
第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-29 : レ ジ ス タ の説明お よびア ド レ ス表 (続き)
Addr[5:0]
レ ジス タ 名
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
16 進数
WL_DLY_RNK0
2C
WL_DLY_RNK1
2D
WL_DLY_RNK2
2E
WL_DLY_RNK3
2F
RL_DLY_RNK0
30
RL_DLY_RNK1
31
RL_DLY_RNK2
32
RL_DLY_RNK3
33
RD_IDLE_COUNT
34
RL_DLY_RATIO
35
RL_DLY_QTR
DBG_WR_INDEX
36
DBG_RD_INEX
37
DBG_RD_STATUS
38
DBG_WR_STATUS
39
***
3A
3B
–
3F
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
レ ジ ス タ ビ ッ ト の説明
表 2-30 ～表 2-50 に、 レ ジ ス タ ビ ッ ト の説明を示 し ます。
表 2-30 : レ ジ ス タ ビ ッ ト の説明 (NIBBLE_CTRL0)
NIBBLE_CTRL0
11
10
9
8
デ フ ォル ト
0
0
0
ア ク セス
R/W
R/W
R
ビッ ト
15
14
13
12
ADDR : 0x00
7
6
5
4
3
2
1
0
0
0
0
0
0
0
1
1
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
15:12
11
DIS_DYN_MODE_RX : FINEDELAY のダ イ ナ ミ ッ ク モー ド を無効にす る か、 フ ァ ン ク シ ョ ン モー ド で RIU を有
効に し ます。 RXC お よ び BISC で使用 さ れます。
10
DIS_DYN_MODE_TX : ODELAYE3 のダ イ ナ ミ ッ ク モー ド を無効にする か、フ ァ ン ク シ ョ ン モー ド で RIU を有効
に し ます。
9
GT_STATUS : ス ト ロ ーブ/ ク ロ ッ ク に対する ス ト ロ ーブ/ ク ロ ッ ク ゲー ト 配置をモニ タ リ ン グ し ます
(0 = 早い、 1 = 遅い)。
8
CLR_GATE : ス ト ロ ーブ/ ク ロ ッ ク ゲー ト の ト レーニ ン グに使用 さ れます。
7
6
RXGATE_EXTEN : DQS_BIAS のプ リ ア ンブル拡張を有効に し ます。
5
RX_GATE : ク ロ ッ ク ゲーテ ィ ン グ を有効に し ます。
4
TX_GATE : ク ロ ッ ク ゲーテ ィ ン グ を有効に し ます。
3
SERIAL_MODE : 1 に設定す る と 、 差動 IOB ペア を SERIAL_MODE に し ます。 こ のモー ド は、 SGMI な ど のシ リ
アル ビ ッ ト ス ト リ ームのデー タ サンプ リ ン グに使用 さ れます。
2
INVERT_RX_CLK : IOB か ら RX_BITSLICE への ク ロ ッ ク パ ス を反転 し ます。 こ れは、 読み出 し DQS_IN を経由
す る ク ロ ッ ク パ ス用です。
1
EN_NDQS : 1 に設定す る と 、ほかのニブルの DQS ゲーテ ィ ン グ回路か ら の ソ ース同期 ク ロ ッ ク NDQS_GT_IN が、
NQTR ス レ ー ブ遅延 を 通 り ま す。 0 に設定す る と 、 現在の ニ ブ ルの DQS ゲー テ ィ ン グ 回路か ら の ク ロ ッ ク
NDQS_GT_OUT が、 NQTR ス レーブ遅延を通 り ます。
0
EN_PDQS : 1 に設定す る と 、 ほかのニブルの DQS ゲーテ ィ ン グ回路か ら の ソ ース同期 ク ロ ッ ク PDQS_GT_IN が、
PQTR ス レ ー ブ 遅延 を 通 り ま す。 0 に設定す る と 、 現在の ニ ブ ル の DQS ゲ ー テ ィ ン グ 回路 か ら の ク ロ ッ ク
PDQS_GT_OUT が、 PQTR ス レーブ遅延を通 り ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-31 : レ ジ ス タ ビ ッ ト の説明 (NIBBLE_CTRL1)
NIBBLE_CTRL1
11
10
9
8
7
6
5
4
3
2
1
0
デ フ ォル ト
0
0
0
0
0
0
0
0
0
0
1
1
ア ク セス
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
ビッ ト
15
14
13
12
ADDR : 0x01
15:12
11:2
TX_DATA_PHASE : 設定 し た場合、 出力デー タ を 90° シ フ ト し ます。
[11] : マ ス タ ー デー タ の ビ ッ ト ス ラ イ ス
[10] : マ ス タ ー ク ロ ッ ク のビ ッ ト ス ラ イ ス
[9] : ト ラ イ ス テー ト のビ ッ ト ス ラ イ ス
[8:2] : TX_BITSLICE
1
RX_CLK_PHASE_N : 設定 し た場合、 任意の入力 ク ロ ッ ク ま たは ス ト ロ ーブ を、 I/O か ら BITSLICE への入力の直
後に、 取 り 込まれたデー タ に対 し て 90° シ フ ト し ます。 こ の ビ ッ ト を 0 の ま ま にす る と 、 ク ロ ッ ク /ス ト ロ ーブ
お よ びデー タ 間の 0° の位相シ フ ト を維持 し ます。
0
RX_CLK_PHASE_P : 設定 し た場合、 任意の入力 ク ロ ッ ク ま たは ス ト ロ ーブ を、 I/O か ら BITSLICE への入力の直
後に、 取 り 込まれたデー タ に対 し て 90° シ フ ト し ます。 こ の ビ ッ ト を 0 の ま ま にす る と 、 ク ロ ッ ク /ス ト ロ ーブ
お よ びデー タ 間の 0° の位相シ フ ト を維持 し ます。
表 2-32 : レ ジ ス タ ビ ッ ト の説明 (CALIB_CTRL)
CALIB_CTRL
ADDR : 0x02
ビッ ト
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
デ フ ォル ト
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
ア ク セス
R
R/W
R/W
R
R
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
15
PAUSE_RDY : VT ト ラ ッ キ ン グ ス テー ト マシ ンの停止を示 し ます。
14
DIS_VTTRACK_QTR : QDELAY の VT ト ラ ッ キ ン グ を有効ま たは無効に し ます。
13
BSC_RESET : BISC の ソ フ ト ウ ェ ア リ セ ッ ト です。
12
PHY_RDY : キ ャ リ ブ レーシ ョ ンの準備がで き た こ と を宣言す る ス テー タ ス です。 こ れは、 VTC_RDY 信号に相
当する RIU の レ ジ ス タ ビ ッ ト です。
11
FIXDLY_RDY : 固定遅延のキ ャ リ ブ レーシ ョ ン完了の ス テー タ ス です。 こ れは、RIU の DLY_RDY 信号に相当す
る RIU の レ ジ ス タ ビ ッ ト です。
3:10
CALIBRATE_EN : 自動キ ャ リ ブ レーシ ョ ン を実行する ために、 基準 ク ロ ッ ク /PLL CLK を、 受信チ ャ ネルの ビ ッ
ト ご と のデー タ パス に挿入 し ます。
CALIBRATE_EN[6:0] : RX_BITSLICE ご と
CALIBRATE_EN(7) : マ ス タ ー
2
DIS_VTTRACK_OBIT : ODELAYE3 の自動 VT ト ラ ッ キ ン グ を有効ま たは無効に し ます。
1
DIS_VTTRACK_IBIT : IDELAYE3 の自動 VT ト ラ ッ キ ン グ を有効ま たは無効に し ます。
0
CALIBRATE : 自動キ ャ リ ブ レーシ ョ ン を オン/オ フ し ます。
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表 2-33 : レ ジ ス タ ビ ッ ト の説明 (BS_CTRL)
BS_CTRL
ADDR : 0x05
ビッ ト
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
デ フ ォル ト
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
ア ク セス
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
15:9
IFIFO_BYPASS : 選択 さ れた BITSLICE の FIFO をバ イ パ ス し 、 デー タ を イ ン タ ー コ ネ ク ト ロ ジ ッ ク に直接渡 し
ます (1 = バ イ パ ス、 0 = FIFO を使用)。 サポー ト を終了 し ます。
8
MON_RESET : モニ タ ー BITSLICE を リ セ ッ ト し ます (ア ク テ ィ ブ High)。
7
BS_RESET_TRI : ト ラ イ ス テー ト BITSLICE を リ セ ッ ト し ます (ア ク テ ィ ブ High)。
6:0
BS_RESET : 選択 さ れた BITSLICE を リ セ ッ ト し ます (ア ク テ ィ ブ High)。
表 2-34 : レ ジ ス タ ビ ッ ト の説明 (IODELAY_INC_BCAST_CTRL)
IODELAY_INC_BCAST_CTRL
9
8
7
6
5
4
3
2
1
0
デ フ ォル ト
0
0
0
0
0
0
0
0
0
0
ア ク セス
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
ビッ ト
15
14
13
12
11
10
ADDR : 0x06
15:10
9
BCAST_SEL : IDELAYE3 ま たは ODELAYE3 を ブ ロ ー ド キ ャ ス ト し ます (1 = IDELAYE3、 0 = ODELAYE3)。
8
BCAST_IN : INC ま たは DEC をブ ロ ー ド キ ャ ス ト し ます (1 = INC、 0 = DEC)。
7
BCAST_EN : IDELAY[0:6] に対す る 遅延の微調整の有効化を ブ ロ ー ド キ ャ ス ト し ます (1 = 有効、 0 = 無効)。
6:0
BCAST_MASK_IDLY[0:6] : 選択 さ れた IDELAYE3 への INC/DEC のブ ロ ー ド キ ャ ス ト を無効に し ます (1 = 無効、
0 = 有効)。 BISC は、 自動キ ャ リ ブ レーシ ョ ン時に、 IDELAY を連続的に イ ン ク リ メ ン ト ま たはデ ク リ メ ン ト し
ます。
表 2-35 : レ ジ ス タ ビ ッ ト の説明 (PQTR)
PQTR
8
7
6
5
4
3
2
1
0
デ フ ォル ト
0
0
0
0
0
0
0
1
1
ア ク セス
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
ビッ ト
15
14
13
12
11
10
ADDR : 0x07
9
15
INC : イ ン ク リ メ ン ト 。 追加の場合にのみ使用 さ れ、 それ以外の場合はマ ス タ ー遅延が制御 さ れます。
14
DEC : デ ク リ メ ン ト 。 追加の場合にのみ使用 さ れ、 それ以外の場合はマ ス タ ー遅延が制御 さ れます。
13
CRSE
12:9
8:0
PQTR : P 側の 0 ～ 511 タ ッ プの 4 分の 1 遅延
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-36 : レ ジ ス タ ビ ッ ト の説明 (NQTR)
NQTR
8
7
6
5
4
3
2
1
0
デ フ ォル ト
0
0
0
0
0
0
0
1
1
ア ク セス
R/W
R/W
R/W
R/W
R/W
R/W
R/W
ビッ ト
15
14
13
12
11
10
ADDR : 0x08
9
R/W R/W
15
INC : イ ン ク リ メ ン ト 。 追加の場合にのみ使用 さ れ、 それ以外の場合はマ ス タ ー遅延が制御 さ れます。
14
DEC : デ ク リ メ ン ト 。 追加の場合にのみ使用 さ れ、 それ以外の場合はマ ス タ ー遅延が制御 さ れます。
13
CRSE
12:9
8:0
NQTR : N 側の 0 ～ 511 タ ッ プの 4 分の 1 遅延
表 2-37 : レ ジ ス タ ビ ッ ト の説明 (MON)
MON
9
8
7
6
5
4
3
2
1
0
デ フ ォル ト
0
0
0
0
0
0
0
0
0
0
ア ク セス
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
ビッ ト
15
14
13
12
11
10
ADDR : 0x09
15
INC : イ ン ク リ メ ン ト 。 追加の場合にのみ使用 さ れ、 それ以外の場合はマ ス タ ー遅延が制御 さ れます。
14
DEC : デ ク リ メ ン ト 。 追加の場合にのみ使用 さ れ、 それ以外の場合はマ ス タ ー遅延が制御 さ れます。
13
CRSE
12:10
9:0
MON : 0 ～ 1023 タ ッ プの遅延を モニ タ リ ン グ し ます。
表 2-38 : レ ジ ス タ ビ ッ ト の説明 (ODELAYxx)
ODELAYxx
8
7
6
5
4
3
2
1
0
デ フ ォル ト
0
0
0
0
0
0
0
0
0
ア ク セス
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
ビッ ト
15
14
13
12
15
INC : 遅延を イ ン ク リ メ ン ト
14
DEC : 遅延をデ ク リ メ ン ト
11
10
ADDR :0x0A – 0x11
9
13:9
8:0
ODELAYE3 : 0 ～ 511 の タ ッ プ値。 書 き 込みデー タ ビ ッ ト の遅延の微調整。 ビ ッ ト ご と の ス キ ュ ー調整ま たは
DDR ラ イ ト レベ リ ン グに使用で き ます。
表 2-39 : レ ジ ス タ ビ ッ ト の説明 (IDELAYxx)
IDELAYxx
12
11
10
9
8
7
6
5
4
3
2
1
0
デ フ ォル ト
0
0
0
0
0
0
0
0
0
0
0
0
0
ア ク セス
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
ビッ ト
15
14
13
ADDR :0x12 – 0x18
15
INC : 遅延を イ ン ク リ メ ン ト
14
DEC : 遅延をデ ク リ メ ン ト
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-39 : レ ジ ス タ ビ ッ ト の説明 (IDELAYxx) (続き)
IDELAYxx
12
11
10
9
8
7
6
5
4
3
2
1
0
デ フ ォル ト
0
0
0
0
0
0
0
0
0
0
0
0
0
ア ク セス
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
ビッ ト
15
14
13
ADDR :0x12 – 0x18
13
12:9
RX_DCC : IDELAYE3 のデ ュ ーテ ィ サ イ ク ルの補正
8:0
IDELAYE3 : 0 ～ 511 の タ ッ プ値。 読み出 し デー タ ビ ッ ト の遅延の微調整。 ビ ッ ト ご と の ス キ ュ ー調整お よ びサ
ンプル ク ロ ッ ク に対す る 各デー タ ビ ッ ト の配置に使用で き ます。
表 2-40 : レ ジ ス タ ビ ッ ト の説明 (_ALIGN)
_ALIGN
6
5
4
3
2
1
0
デ フ ォル ト
0
0
0
0
0
0
0
ア ク セス
R/W
R/W
R/W
R/W
R/W
R/W
R/W
ビッ ト
15
14
13
12
11
10
ADDR : 0x19 – 0x22
9
8
7
17:7
6:0
_ALIGN : キ ャ リ ブ レーシ ョ ン後の調整値を格納 し ます。
表 2-41 : レ ジ ス タ ビ ッ ト の説明 (_RATIO)
_RATIO
ADDR : 0x23 – 0x2B
ビッ ト
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
デ フ ォル ト
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
ア ク セス
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
15:0
_RATIO : キ ャ リ ブ レーシ ョ ン後の比の値を格納 し ます。
表 2-42 : レ ジ ス タ ビ ッ ト の説明 (WL_DLY_RNK)
WL_DLY_RNK
13
12
11
10
9
8
7
6
5
4
3
2
1
0
デ フ ォル ト
0
0
0
0
0
0
0
0
0
0
0
0
0
0
ア ク セス
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
ビッ ト
15
14
ADDR : 0x2C – 0x2F
15:14
13
WL_TRAIN : 1 に設定す る と 、 BITSLICE を ラ イ ト レベ リ ン グ モー ド に し ます。 デー タ ビ ッ ト を ト ラ イ ス テー
ト にす る と 同時に、 ス ト ロ ーブ/ ク ロ ッ ク ビ ッ ト で出力バ ッ フ ァ ーを駆動す る こ と を可能に し ます。
12:9
WL_DLY_CRSE : ク ロ ッ ク に対す る 書き 込みデー タ /ス ト ロ ーブ/ ク ロ ッ ク の遅延の粗調整
8:0
WL_DLY_FINE : ク ロ ッ ク に対す る 書き 込みデー タ /ス ト ロ ーブ/ ク ロ ッ ク の遅延の微調整
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217
第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-43 : レ ジ ス タ ビ ッ ト の説明 (RL_DLY_RNK)
RL_DLY_RNK
12
11
10
9
8
7
6
5
4
3
2
1
0
デ フ ォル ト
0
0
0
0
0
0
0
0
0
0
0
0
0
ア ク セス
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
ビッ ト
15
14
13
ADDR : 0x30 – 0x33
15:13
12:9
RL_DLY_CRSE : 読み出 し ス ト ロ ーブ/ ク ロ ッ ク ゲー ト の遅延の粗調整
8:0
RL_DLY_FINE : 読み出 し ス ト ロ ーブ/ ク ロ ッ ク ゲー ト の遅延の微調整
表 2-44 : レ ジ ス タ ビ ッ ト の説明 (RD_IDLY_COUNT)
RD_IDLY_COUNT
5
4
3
2
1
0
デ フ ォル ト
0
0
0
0
0
0
ア ク セス
R/W
R/W
R/W
R/W
R/W
R/W
ビッ ト
15
14
13
12
11
10
ADDR : 0x34
9
8
7
6
表 2-45 : レ ジ ス タ ビ ッ ト の説明 (RL_DLY_RATIO)
RL_DLY_RATIO
ADDR : 0x35
ビッ ト
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
デ フ ォル ト
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
ア ク セス
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
15:0
RL_DLY_RATIO : キ ャ リ ブ レーシ ョ ン後の比の値を格納 し ます。 BISC が ス ト ロ ーブ/ ク ロ ッ ク ゲーテ ィ ン グお
よ び VT ト ラ ッ キ ン グに使用 し ます。
表 2-46 : レ ジ ス タ ビ ッ ト の説明 (RL_DLY_QTR)
RL_DLY_QTR
8
7
6
5
4
3
2
1
0
デ フ ォル ト
0
0
0
0
0
0
0
0
0
ア ク セス
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
ビッ ト
15
14
13
12
11
10
ADDR : 0x36
9
15:9
8:0
RL_DLY_QTR : 0 ～ 511 タ ッ プの微細な遅延を設定 し ます。 DQS/ ク ロ ッ ク に対す る 90° の遅延を指定 し ます。
DS ゲーテ ィ ン グお よ び VT ト ラ ッ キ ン グに使用 さ れます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-47 : レ ジ ス タ ビ ッ ト の説明 (DBG_RW_INDEX)
DBG_RW_INDEX
ADDR : 0x37
ビッ ト
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
デ フ ォル ト
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
ア ク セス
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
15:8
DBG_WR_INDEX : デバ ッ グ ス テー タ ス書 き 込み用のマルチプ レ ク サー選択ア ド レ ス
0x00 : 書 き 込みません。
0x01 - 0x7F : ス テー タ ス を BISC に書 き 込みます。
0x80 - 0xFF : ス テー タ ス をほかのモジ ュ ールに書き 込みます。
7:0
DBG_RD_INDEX : デバ ッ グ ス テー タ ス読み出 し 用のマルチプ レ ク サー選択ア ド レ ス
0x00 - 0x7F : ス テー タ ス を BISC か ら 読み出 し ます。
0x80 - 0xFF : ス テー タ ス をほかのモジ ュ ールか ら 読み出 し ます。
表 2-48 : レ ジ ス タ ビ ッ ト の説明 (DBG_RD_STATUS)
DBG_RD_STATUS
ADDR : 0x38
ビッ ト
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
デ フ ォル ト
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
ア ク セス
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
15:0
DBG_RD_STATUS : デバ ッ グ ス テー タ ス の読み出 し
表 2-49 : レ ジス タ ビ ッ ト の説明 (DBG_WR_STATUS)
DBG_WR_STATUS
ADDR : 0x3
ビッ ト
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
デ フ ォル ト
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
ア ク セス
W
W
W
W
W
W
W
W
W
W
W
W
W
W
W
W
15:0
DBG_WR_STATUS : デバ ッ グ ス テー タ ス の書 き 込み
表 2-50 : レ ジス タ ビ ッ ト の説明 (DFD_CTRL)
DFD_CTRL
ビッ ト
15
14
13
12
11
10
ADDR : 0x3A
9
8
7
6
5
4
3
2
1
0
デ フ ォル ト
0
ア ク セス
R/W
15:1
0
DBG_CT_START_EN : DFD デバ ッ グ カ ウ ン タ ーの開始
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
RIU のレ ジ ス タ および対応する属性
表 2-51 に、 RIU の レ ジ ス タ お よ び対応す る 属性を示 し ます。
表 2-51 : RIU のレ ジ ス タ および対応する属性
属性
EN_OTHER_PCLK
レジス タ
NIBBLE_CTRL0
説明
1 に設定す る と 、 ほかのニブルの ス ト ロ ーブ/ ク ロ ッ ク ゲーテ ィ ン グ回路か ら の ソ ース同期 ク ロ ッ ク が、 PQTR
ス レーブ遅延を通 り ます。 0 に設定す る と 、 現在のニブルの ス ト ロ ーブ/ ク ロ ッ ク ゲーテ ィ ン グ回路か ら の ク
ロ ッ ク が、 PQTR ス レーブ遅延を通 り ます。
属性
EN_OTHER_NCLK
レジス タ
NIBBLE_CTRL0
説明
1 に設定す る と 、 ほかのニブルの ス ト ロ ーブ/ ク ロ ッ ク ゲーテ ィ ン グ回路か ら の ソ ース同期 ク ロ ッ ク が、 NQTR
ス レーブ遅延を通 り ます。 0 に設定す る と 、 現在のニブルの ス ト ロ ーブ/ ク ロ ッ ク ゲーテ ィ ン グ回路か ら の ク
ロ ッ ク が、 NQTR ス レーブ遅延を通 り ます。
属性
INV_RXCLK
レジス タ
NIBBLE_CTRL0
説明
IOB か ら 上位 RX_BITSLICE への ク ロ ッ ク パ ス を逆に し ます。
属性
SERIAL_MODE
レジス タ
NIBBLE_CTRL0
説明
1 に設定す る と 、 BITSLICE の読み出 し パス を SERIAL_MODE に し ます。 こ のモー ド は、 SGMII な ど のシ リ ア
ル デー タ ス ト リ ームのサンプ リ ン グに使用 さ れます。
属性
TX_GATING
レジス タ
NIBBLE_CTRL0
説明
書 き 込み ク ロ ッ ク パス の ク ロ ッ ク ゲーテ ィ ン グ を無効に し ます。
属性
RX_GATING
レジス タ
NIBBLE_CTRL0
説明
読み出 し ク ロ ッ ク パス の ク ロ ッ ク ゲーテ ィ ン グ を無効に し ます。
属性
RXGATE_EXTEND
レジス タ
NIBBLE_CTRL0
説明
BQS バ イ ア ス の イ ネーブル
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ビッ ト
ビッ ト
EN_PDQS
EN_NDQS
ビッ ト
ビッ ト
ビッ ト
ビッ ト
ビッ ト
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SERIAL_MODE
TX_GATE
RX_GATE
RXGATE_EXTEND
デフ ォ
ルト
FALSE
位置
0
デフ ォ
ルト
FALSE
位置
1
デフ ォ
ルト
FALSE
位置
2
デフ ォ
ルト
FALSE
位置
3
デフ ォ
ルト
FALSE
位置
4
デフ ォ
ルト
FALSE
位置
5
デフ ォ
ルト
FALSE
位置
6
220
第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-51 : RIU のレ ジ ス タ および対応する属性 (続き)
属性
SELF_CALIBRATE
レジス タ
NIBBLE_CTRL1
説明
BISC の自動キ ャ リ ブ レーシ ョ ン サ イ ク ル
属性
IDLY_VT_TRACK
レジス タ
NIBBLE_CTRL1
説明
入力遅延 ラ イ ンの VT ト ラ ッ キ ン グ を有効に し ます。
属性
ODLY_VT_TRACK
レジス タ
NIBBLE_CTRL1
説明
出力遅延 ラ イ ンの VT ト ラ ッ キ ン グ を有効に し ます。
ビッ ト
ビッ ト
ビッ ト
CALIBRATE
DIS_VTTRACK_IBIT
DIC_VTTRACK_OBIT
デフ ォ
ルト
ENABLE
位置
0
デフ ォ
ルト
TRUE
位置
1
デフ ォ
ルト
TRUE
位置
2
RIU の書き込み
RIU レ ジ ス タ への書 き 込み (図 2-41) は、 RIU_WR_EN、 RIU_NIBBLE_SEL_EN、 お よ び RIU_ADDR を アサー ト す る
と 実行 さ れます。デー タ は、RIU_WR_EN の 2 ク ロ ッ ク 後に RIU レ ジ ス タ に書き 込まれます。こ の動作時に RIU_VALID
が High を維持 し てい る 場合、 次の書 き 込みを実行で き る こ と を示 し てい ます。
X-Ref Target - Figure 2-41
XJBFBB
図 2-41 : RIU の書き込み
RIU レ ジ ス タ に書 き 込む場合、 RIU ロ ジ ッ ク が BISC か ら のア ク セ ス と イ ン タ ー コ ネ ク ト ロ ジ ッ ク か ら のア ク セ ス を
調整す る 必要があ り ます。 BISC か ら RIU レ ジ ス タ へのア ク セ ス は、 イ ン タ ーコ ネ ク ト ロ ジ ッ ク か ら のア ク セ ス よ り
も 常に優先 さ れます。 そのため、 イ ン タ ーコ ネ ク ト ロ ジ ッ ク の ト ラ ンザ ク シ ョ ンは保存 さ れ、 BISC か ら のア ク セ ス
の終了後に再開 さ れます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
RIU の読み出 し
RIU の 読 み 出 し ( 図 2-42) で は、 RIU か ら の デー タ が、 RIU_ADDR 信号 と RIU_NIBBLE_SEL 信号 に 応 じ て、
RIU_RD_DATA バ ス 上 で 送 信 さ れ ま す。 RIU_NIBLE_SEL が ア サ ー ト さ れ る と 、 デ ー タ は 1 サ イ ク ル 後 に
RIU_RD_DATA バス上に現れます。
X-Ref Target - Figure 2-42
XJBFBB
図 2-42 : RIU の読み出 し
図 2-43 に、 連続 し た書 き 込みお よ び読み出 し を示 し ます。
X-Ref Target - Figure 2-43
XJBFBB
図 2-43 : RIU の読み出 し 変更書き込み
図 2-43 では、 レ ジ ス タ Nibble_Ctrl0 (0x00) お よ び Nibble_ctrl1 (0x01) にア ク セ ス し てい ます。 RIU_RD_DATA は、 読
み出 し お よ び書 き 込みサ イ ク ル中に 0x0000 お よ び 0x00D7 と し て示 さ れ、RIU_WR_DATA バ ス の内容は 0x816D お よ
び 0xE739 にな り ます。 レ ジ ス タ Nibble_Ctrl1 の内容は 2 サ イ ク ルの レ イ テ ン シの後に 0x0739 にな り 、 デー タ は、 1
ク ロ ッ ク サ イ ク ルの レ イ テ ン シの後に RIU_RD_DATA バス上に現れます。
レ ジ ス タ イ ン タ ー フ ェ イ ス ユニ ッ ト OR (RIU_OR)
こ の イ ン タ ーフ ェ イ ス は、 ハー ド ウ ェ ア実装 さ れた OR ゲー ト であ り 、 バ イ ト 内の 2 つの RIU イ ン タ ーフ ェ イ ス を結
合 し て 1 つの RIU イ ン タ ーフ ェ イ ス と し て動作で き る よ う に し ます。 表 2-52 に、 RIU_OR のポー ト の一覧を示 し ま
す。 RIU イ ン タ ーフ ェ イ スへのア ク セ ス は、 RIU_NIBBLE_SEL 入力ピ ン を介 し て選択 さ れます。 図 2-44 に、 RIU_OR
のポー ト /プ リ ミ テ ィ ブ を使用 し た 2 つのニブルの RIU イ ン タ ーフ ェ イ ス の結合を示 し ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-52 : RIU_OR のポー ト
I/O
ポー ト
説明
RIU_RD_DATA_UPP[15:0]
入力
上位ニブル BITSLICE_CONTROL の RIU_RD_DATA へ接続 し ます。
RIU_RD_DATA_LOW[15:0]
入力
下位ニブル BITSLICE_CONTROL の RIU_RD_DATA へ接続 し ます。
RIU_RD_VALID_UPP
入力
上位ニブル BITSLICE_CONTROL の RIU_VALID へ接続 し ます。
RIU_RD_VALID_LOW
入力
下位ニブル BITSLICE_CONTROL の RIU_VALID へ接続 し ます。
RIU_RD_DATA[15:0]
出力
イ ン タ ー コ ネ ク ト ロ ジ ッ ク への結合 さ れた RIU デー タ バ ス です。
RIU_RD_VALID
出力
イ ン タ ー コ ネ ク ト ロ ジ ッ ク への結合 さ れた RIU 読み出 し 有効信号です。
X-Ref Target - Figure 2-44
,QWHUFRQQHFW/RJLF&RQQHFWLRQV
5,8B&/.
5,8B$''5>@
5,8B:5B'$7$>@
5,8B&/.
5,8B$''5>@
5,8B:5B'$7$>@
5,8B5'B'$7$>@
5,8B9$/,'
5,8B:5B(1
5,8B1,%%/(B6(/
5,8B:5B(1
5,8B1,%%/(B6(/>@
5,8B5'B'$7$>@
5,8B5'B9$/,'
8SSHU1LEEOH
LQSXW
RXWSXW
5,8B25
5,8B5'B'$7$B833>@
5,8B5'B9$/,'B833
,QWHUFRQQHFW/RJLF&RQQHFWLRQV
5,8B&/.
5,8B$''5>@
5,8B:5B'$7$>@
5,8B5'B'$7$>@
5,8B9$/,'
5,8B:5B(1
5,8B1,%%/(B6(/
5,8B5'B'$7$B/2:>@
5,8B5'B9$/,'B/2:
8SSHUDGGUHVVVSDFHLVIRUWKHXSSHUQLEEOHDQGWKH
ORZHUDGGUHVVVSDFHLVIRUWKHORZHUQLEEOH
/RZHU1LEEOH
8*BFBB
図 2-44 : 2 つの RIU を結合する RIU_OR
図に示す よ う に、 RIU_NIBBLE_SEL ピ ンは、 RIU イ ン タ ーフ ェ イ ス を シーム レ ス に切 り 替え ら れ る よ う にする MSB
ア ド レ ス ビ ッ ト と し て機能 し ます。 こ れに よ っ て、 両方の RIU イ ン タ ーフ ェ イ ス は、 プ ロ セ ッ サ ま たは ス テー ト マ
シ ンに接続す る ためのア ド レ ス範囲が拡張 さ れた 1 つの RIU イ ン タ ーフ ェ イ ス の よ う にな り ます。
内蔵自動キ ャ リ ブ レーシ ョ ン (BISC)
内蔵自動キ ャ リ ブ レーシ ョ ン (BISC) ブ ロ ッ ク は、 遅延 ロ ッ ク ループ (DLL) 回路お よ びデジ タ ル遅延 ラ イ ン位相検出
器に基づ く 、BITSLICE_CONTROL コ ン ポーネ ン ト 内のデジ タ ル制御お よ びキ ャ リ ブ レーシ ョ ン ブ ロ ッ ク です。BISC
コ ン ト ロ ー ラ ーは、 デジ タ ル遅延 ラ イ ンに必要な タ ッ プ値を計算 し 、 それ ら の値を電圧 と 温度の変動に対 し て追随 さ
せます。
デフ ォ ル ト では、 BITSLICE_CONTROL プ リ ミ テ ィ ブの イ ン ス タ ン シエーシ ョ ン の後に適切な属性が設定 さ れ る と 、
BISC コ ン ト ロ ー ラ ー (図 2-45) は、 BITSLICE と BITSLICE_CONTROL の接続で使用 さ れ る 遅延 ラ イ ン を調整 し た後
に、 DLY お よ び VTC の ス テー タ ス を内部 ロ ジ ッ ク に レ ポー ト し ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
BISC コ ン ト ロ ー ラ ーの レ ジ ス タ には、 レ ジ ス タ イ ン タ ーフ ェ イ ス ユニ ッ ト (RIU) か ら も ア ク セ ス で き ます。 こ れに
よ っ て、 BISC プ ロ セ ス を完全に制御で き ます。 BISC の実行を開始 し た り 、 BISC の実行に影響与え た り 、 BISC コ ン
ト ロ ー ラ ーが書 き 込みま たは変更を行っ た レ ジ ス タ を読み出 し た り 、 変更 し た り す る こ と がで き ます。
キ ャ リ ブ レーシ ョ ン し なければな ら ない TIME 遅延を持つ接続 さ れた BITSLICE の EN_VTC 信号は、初期自動キ ャ リ
ブ レーシ ョ ンの間、 個別にアサー ト (High) さ れ る 必要があ り ます。
X-Ref Target - Figure 2-45
&RQWUROIURP,QWHUFRQQHFW/RJLF
'HOD\/LQH&RQWURO5,8
,'(/$<
6WDWXVWR,QWHUFRQQHFW/RJLF
%,6&&RQWUROOHU
6ODYH'HOD\V
2WKHU5,8UHJLVWHUV
0DVWHU'HOD\V
8*BFBB
図 2-45 : BISC コ ン ト ロー ラ ー と 接続のブ ロ ッ ク 図
BISC の BITSLICE_CONTROL のポー ト および属性
図 2-53 に、 BISC プ ロ セ ス に関連す る BITSLICE_CONTROL のポー ト と 属性を示 し ます。
表 2-53 : BISC プ ロ セスの BITSLICE_CONTROL のポー ト と 属性
I/O
タ イプ
入力
デー タ
VT ト ラ ッ キ ン グ を有効に し ます。
VTC_RDY
出力
デー タ
ニブルの VT キ ャ リ ブ レーシ ョ ンの完了を示 し ます。
DLY_RDY
出力
デー タ
ニブルの遅延 ラ イ ン キ ャ リ ブ レ ーシ ョ ン の完了を示 し
ます。
RIU_CLK
入力
クロック
イ ン タ ーコ ネ ク ト ロ ジ ッ ク か ら の ク ロ ッ ク 。 BISC プ ロ
セ ス が完了する には、RIU ク ロ ッ ク を接続す る 必要があ
り ます。
RIU_ADDR[5:0]
入力
デー タ
レジス タ ア ド レス
RIU_WR_DATA[15:0]
入力
デー タ
レ ジ ス タ へのデー タ 書き 込み
RIU_RD_DATA[15:0]
出力
デー タ
レ ジ ス タ か ら のデー タ 読み出 し
RIU_VALID
出力
デー タ
BISC が RIU レ ジ ス タ にア ク セ ス し てい る か ど う か を示
すス テー タ ス です。
RIU_WR_EN
入力
イ ネーブル
RIU_NIBBLE_SEL
入力
デー タ
ピン
説明
ロ ジ ッ ク制御
EN_VTC
ス テー タ ス
RIU
レ ジ ス タ ラ イ ト イ ネーブル信号 (ア ク テ ィ ブ High)
バ イ ト 内のニブルの選択
属性
IDLY_VT_TRACK
IDELAYE3 の VT ト ラ ッ キ ン グ を有効に し ます。
ODLY_VT_TRACK
ODELAYE3 の VT ト ラ ッ キ ン グ を有効に し ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
表 2-53 : BISC プ ロ セスの BITSLICE_CONTROL のポー ト と 属性 (続き)
ピン
I/O
タ イプ
説明
QDLY_VT_TRACK
QUARTER 遅延の VT ト ラ ッ キ ン グ を有効に し ます。
ROUNDING_FACTOR
VT ト ラ ッ キ ン グ を ス ケー リ ン グする 値
SELF_CALIBRATE
自動キ ャ リ ブ レーシ ョ ン サ イ ク ルを開始 し ます。
RIU の レ ジ ス タ
RIU のパ ラ グ ラ フ を読み出 し ます。
BISC キ ャ リ ブ レーシ ョ ンの手順
RX_BITSLICE の遅延 ラ イ ンは IDELAYE3 ( コ ン ポーネ ン ト モー ド での名前) と 呼ばれ、 TX_BITSLICE の遅延 ラ イ ン
は ODELAYE3 ( コ ン ポーネ ン ト モー ド での名前) と 呼ばれます。
こ れ ら の 遅 延 ラ イ ン は、 各 RX BITSLICE ま た は TX BITSLICE の デー タ 入力お よ び出力 パ ス で 使用 で き ま す。
BITSLICE_CONTROL コ ン ポーネ ン ト には、 ク ロ ッ ク 調整お よ び電圧 と 温度の ト ラ ッ キ ン グに使用 さ れ る 複数の遅延
ラ イ ンがあ り ます。 こ れ ら の遅延は、 4 分の 1 遅延 ラ イ ン (PQTR お よ び NQTR) と 呼ばれます。 入力遅延 ラ イ ン と 出
力遅延 ラ イ ンは、 RX BITSLICE お よ び TX BITSLICE の ピ ンで変更で き ます。 IDELAYE3 や ODELAYE3 と は異な り 、
4 分の 1 遅延 ラ イ ン を変更す る には、 RIU コ ン ト ロ ー ラ ーを使用する 必要があ り ます。
BISC は、 BITSLICE_CONTROL のマ ス タ ー ク ロ ッ ク (PLL_CLK ま たは REFCLK) を用いて、 こ れ ら すべての遅延 ラ
イ ン を調整、 測定、 お よ び制御 し ます。
重要 : 以前のザ イ リ ン ク ス アーキ テ ク チ ャ に含 ま れていた REFCLK 周波数は、 遅延 ラ イ ン での 1 タ ッ プの指定には
使用で き な く な り ま し た。
遅延 ラ イ ン を調整す る 場合、 BISC コ ン ト ロ ー ラ ーは、 4 つの基本ス テ ッ プ を実行 し ます。 その後、 BISC コ ン ト ロ ー
ラ ーは、 電圧 と 温度の制御を管理 し ます。
ステ ッ プ 1 : ア ラ イ メ ン ト
ア ラ イ メ ン ト は BISC プ ロ セ ス の最初の ス テ ッ プで あ り 、 BITSLICE 内のデー タ ア イ を最大にす る ために必要です。
こ れは、 内部ス キ ュ ーを除去 し 、 内部のデス テ ィ ネーシ ョ ン ク ロ ッ ク お よ びデー タ の挿入遅延を補正す る こ と に よ っ
て行い ます。PCB と パ ッ ケージは入力信号に影響を与え、出力信号の ス キ ュ ー調整は BISC に よ っ て処理 さ れません。
ス テ ッ プ 2 : 遅延キ ャ リ ブ レーシ ョ ン
•
使用 さ れ る 各 BITSLICE の入力遅延ま たは出力遅延 (あ る いは、 その両方) を調べて、 遅延のエ ッ ジ値を検出 し ま
す。 遅延の合計値を検出す る と 、 その値を 2 で割っ て RIU の _ALIGN レ ジ ス タ に格納 し ま す。 こ の と き 、 こ の
レ ジ ス タ は使用 さ れ る 各遅延 ラ イ ンの中点を表 し てい ます。
•
BITSLICE_CONTROL の PQTR 遅延 ラ イ ンお よ び NQTR 遅延 ラ イ ンに対 し て も 同 じ 処理を実行 し ます。属性ま た
は RIU レ ジ ス タ の設定に従っ て、 ク ロ ッ ク が 0° ま たは 90° シ フ ト さ れます。
ス テ ッ プ 3 : ギア比のキ ャ リ ブ レーシ ョ ン
•
こ の ス テ ッ プでは、 ク ロ ッ ク お よ びデー タ の外部ア イ を ト レーニ ン グ し ます。 取得 し た _ALIGN の値を、 こ の ト
レーニ ン グ ス テ ッ プで取得 し たほかの値 と 共に使用 し て、 デー タ デス テ ィ ネーシ ョ ン ク ロ ッ ク をデー タ ア イ の
中央に自動的に揃え ます。
•
こ の ス テ ッ プでは、 デー タ 信号 と デス テ ィ ネーシ ョ ン ク ロ ッ ク 信号の、 生 じ る 可能性のあ る デュ ーテ ィ サ イ ク
ルの歪み (DCD) お よ び初期電圧/温度キ ャ リ ブ レーシ ョ ン も 管理 し ます。
•
BISC コ ン ト ロ ー ラ ーは、 DLY_RDY 信号を アサー ト し 、 NIBBLE_CTRL1 レ ジ ス タ の PHY_RDY ビ ッ ト を書 き 込
む こ と に よ っ て、 遅延 ラ イ ン キ ャ リ ブ レーシ ョ ン メ カ ニズ ムの完了を イ ン タ ーコ ネ ク ト ロ ジ ッ ク お よ び RIU レ
ジ ス タ セ ッ ト に伝え ます。 初期電圧/温度サ イ ク ルが終了する と 、 VTC_RDY 信号がアサー ト さ れます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
ス テ ッ プ 4 : 継続的な VT ト ラ ッ キング
•
こ の時点に到達 し 、 属性ま たは RIU レ ジ ス タ に よ っ て VT ト ラ ッ キ ン グがオンにな る と 、 BISC のギア比計算の
最後の ス テ ッ プであ る 継続的動作が開始 さ れます。
•
自動 ト ラ ッ キ ン グでは、 ラ ウ ン ド ロ ビ ン方式を使用 し て、 BITSLICE の通常動作モー ド を妨げた り 中断 し た り す
る こ と な く 、 使用 さ れ る すべての遅延 ラ イ ン を最新に保ち ます。
•
こ れ ら の ス テ ッ プは、 SELF_CALIBRATE 属性を設定 し た場合に、 デフ ォ ル ト で実行 さ れます。 コ ン ポーネ ン ト
モー ド を使用 し た場合、 ま たは COUNT モー ド で遅延を使用 し た場合、 こ の BISC キ ャ リ ブ レーシ ョ ン サ イ ク ル
がデザ イ ンの起動時に 1 回実行 さ れます。 TIME モー ド では、 自動 VT ト ラ ッ キ ン グ を オン ま たはオ フ にす る こ
と がで き ます。
•
RIU イ ン タ ーフ ェ イ ス を使用 し て、 BISC キ ャ リ ブ レーシ ョ ン サ イ ク ルを再開 し た り 、 操作す る こ と も で き ます。
RIU を使用 し て キ ャ リ ブ レーシ ョ ン ま たは再キ ャ リ ブ レーシ ョ ン を再現で き る よ う にす る ために、 BISC プ ロ セ
ス に関連す る 属性は、 RIU レ ジ ス タ 内のビ ッ ト で も 表 さ れます。
RIU を BISC の制御に使用す る 場合の初期ス テ ッ プ を下に示 し ます。
キ ャ リ ブ レーシ ョ ン ま たは再キ ャ リ ブ レーシ ョ ンの実行を開始す る には、 次の手順に従い ます。
1.
REFCLK_EN ビ ッ ト (NIBBLE_CTRL1 - ビ ッ ト 10:3 (CALIBRATE_EN)) をデ ィ アサー ト し て基準 ク ロ ッ ク を オ フ
に し ます。
2.
RIU レ ジ ス タ で ク ロ ッ ク お よ びデー タ の挿入を設定 し ます。
3.
10 ク ロ ッ ク サ イ ク ル以上の間、 ソ フ ト リ セ ッ ト NIBBLE_CTRL1 - ビ ッ ト 13 (BSC_RESET) を アサー ト し ます。
4.
10 ク ロ ッ ク サ イ ク ル以上の間、 ソ フ ト リ セ ッ ト NIBBLE_CTRL1 - ビ ッ ト 13 (BSC_RESET) をデ ィ アサー ト し ます。
5.
RECKLK_EN ビ ッ ト を オンに し ます。
6.
RIU レ ジ ス タ の NIBBLE_CTRL1 - ビ ッ ト 0 (CALIBRATE) を 1 に設定する と 、 キ ャ リ ブレーシ ョ ンが開始 さ れます。
キ ャ リ ブ レーシ ョ ン の完了後に BITSLICE_CONTROL を強制的に再キ ャ リ ブ レーシ ョ ン サ イ ク ルにす る 場合 も 、 同
じ 手順に従い ます。 キ ャ リ ブ レーシ ョ ンが終了す る と 、 BISC コ ン ト ロ ー ラ ーは DLY_RDY 信号 (NIBBLE_CTRL1 の
FIXDLY_RDY ビ ッ ト ) を アサー ト し 、 CALIBRATE ビ ッ ト を ク リ ア し ま す。 こ こ で、 使用 さ れ る すべての BITSLICE
の初期ギ ア比計算を BISC コ ン ト ロ ー ラ ーが実行で き る よ う にす る ために、 VTC_EN 信号を設定で き ま す。 こ の ス
テ ッ プの後に、 (ス テ ッ プ 3 の) VTC_RDY がアサー ト さ れます。
前述 し た よ う に、 キ ャ リ ブ レーシ ョ ンの実行中に、 BISC は特定の RIU レ ジ ス タ に対 し て変更 し た り 、 書き 込む こ と
がで き ます。 BISC に よ っ て変更 さ れ る レ ジ ス タ 値は次の と お り です。
•
TX_DATA_PHASE
•
BS_DQ_EN
•
BS_DQS_EN
•
EN_PDQS
•
EN_NDQS
•
INVERT_RX_CLK
•
SERIAL_MODE
•
DIS_TX_GATE
•
DIS_RX_GATE
各二ブルには、 そのニブル用の BITSLICE_CONTROL コ ン ポーネ ン ト が含 ま れてい る ため、 BISC コ ン ト ロ ー ラ ー も
含ま れてい ます。 複数のニブル ま たはバ イ ト を使用す る 場合、 それ ら がニブル間 ま たはバ イ ト 間 ク ロ ッ ク リ ソ ー ス
を介 し て ク ロ ッ ク を共有す る と 、 各ニブルは、 そのニブルで使用 さ れ る BITSLICE を キ ャ リ ブ レーシ ョ ン で き ます。
各ニブルが同 じ キ ャ リ ブ レーシ ョ ン ス テ ッ プ を終了す る ために要す る 時間は、 環境や コ ン フ ィ ギ ュ レーシ ョ ン の違
いに よ っ て、 異な る 場合があ り ま す。 ニブル間 ま たはバ イ ト 間通信を使用 し て、 すべてのニブルが現在のキ ャ リ ブ
レーシ ョ ン ス テ ッ プ を終了す る ま で、 各ニブルが次のキ ャ リ ブ レーシ ョ ン ス テ ッ プに進ま ない よ う にす る 必要があ
り ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
ク ロ ッ キングに関する注意事項
コ ンポーネ ン ト モー ド でのク ロ ッ キングに関する要件
コ ン ポーネ ン ト モー ド では、 ILOGIC コ ン ポーネ ン ト の ク ロ ッ ク を グ ロ ーバル ク ロ ッ ク か ら 駆動す る 必要があ り ま
す。 こ の ク ロ ッ ク は、 次のグ ロ ーバル ク ロ ッ ク リ ソ ース の う ちのいずれかか ら 供給で き ます。
•
BUFGCE ま たは BUFGCE_DIV を駆動する ク ロ ッ ク 兼用 I/O
•
BUFGCE ま たは BUFGCE_DIV を駆動する MMCM
•
BUFGCE ま たは BUFGCE_DIV を駆動する PLL
図 2-46 に、 SerDes を使用 し た通常の コ ン ポーネ ン ト モー ド の受信お よ び送信の ク ロ ッ キ ン グ ト ポ ロ ジ を示 し ます。
X-Ref Target - Figure 2-46
9&&
9&&
4>@
),)2B(037<
,17(51$/B',9&/.
'
5;'DWD,2%
'
&(
&/.
&/.B%
&/.',9
),)2B5'B&/.
),)2B5'B(1
567 ,6(5'(6(
4
&
)'5(
&DSWXUHGHVHULDOL]HGGDWDLQ
ƉƌŽŐƌĂŵŵĂďůĞůŽŐŝĐ
*1'
+LJK6SHHG
&ORFN,2%
>&&,2@
%8)*&(
%8)*&(B',9
9&&
'
&(
4
24
7B287
'>@
&/.
&/.B',9
7
567
&
)'5(
7UDQVPLWGHVHULDOL]HGGDWDLQ
ƉƌŽŐƌĂŵŵĂďůĞůŽŐŝĐ
7;'DWD
,2%
26(5'(6(
*1'
8*BFBB
図 2-46 : コ ンポーネ ン ト モー ド のク ロ ッ キング回路
受信回路では、 ISERDESE3 は FIFO を有効に し て設定 さ れます (属性 FIFO_ENABLE = TRUE)。 シ リ ア ラ イ ズ さ れた
入力デー タ は、 ISERDESE3 の CLK/CLK_B ピ ンに接続 さ れた高速 ク ロ ッ ク を使用 し て、 ISERDESE3 に取 り 込まれま
す。 こ の高速 ク ロ ッ ク は、BUFGCE を駆動する ク ロ ッ ク 兼用 I/O か ら 供給 さ れます。デシ リ ア ラ イ ズ さ れたデー タ は、
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高 速 ク ロ ッ ク を 分 周 し た ク ロ ッ ク で 読み出 さ れ ま す。 こ の 分周 は、 デ シ リ ア ラ イ ズ さ れ る 幅 (SerDes の 属性
DATA_WIDTH) に対応す る 分周係数を使用 し て行われ ます。 た と えば、 DATA_WIDTH = 8 に設定 し 、 DDR 伝送を仮
定す る と 、 ク ロ ッ ク は 4 で分周 さ れます。 図 2-46 の回路では、 BUFGCE_DIV を使用 し て分周を実行 し てい ます。 代
替手段 と し て、 MMCM ま たは PLL を使用 し て分周を実行する こ と も で き ます。 分周 さ れた ク ロ ッ ク は、 ISERDESE3
の CLKDIV お よ び FIFO_RD_CLK の両方に接続 さ れます。
代替手段では、 ISERDESE3 の FIFO を無効 (属性 FIFO_ENABLE = FALSE) に し た キ ャ プチ ャ 回路を使用 し ます。 その
配置 (示 し ていない) では、 FIFO_RD_CLK 信号を接続 し ない よ う にす る 必要があ り ますが、 CLKDIV 信号はその ま ま
所定の位置に接続す る 必要があ り ます。 デシ リ ア ラ イ ズ さ れたデー タ は、 内部で自動的に生成 さ れた分周 ク ロ ッ ク を
使用 し て ISERDESE3 か ら 出力 さ れます。 こ のモー ド では、 Vivado® ツールを使用 し て ス タ テ ィ ッ ク タ イ ミ ン グ解析
を実行す る と 、 こ の内部で生成 さ れた分周 ク ロ ッ ク に対す る ISERDESE3 の読み出 し タ イ ミ ン グ を表示で き ます。
ヒ ン ト : 一般的な キ ャ プチ ャ お よ び超高フ ァ ン ア ウ ト の内部 ロ ジ ッ ク ク ロ ッ ク を使用す る デザ イ ン の タ イ ミ ン グ結
果を改善す る には、IDDR の専用 ク ロ ッ ク の BUFGCE と 、内部 ロ ジ ッ ク の ロ ー ド の ク ロ ッ キ ン グ専用の別の BUFGCE
を、 別々に イ ン ス タ ン シエー ト す る こ と を検討 し て く だ さ い。 ク ロ ッ ク ツ リ ーを分離する こ と で、 イ ンプ リ メ ン テー
シ ョ ン ツールは、 I/O レ ジ ス タ の タ イ ミ ン グ を満たす こ と がで き 、 高フ ァ ン ア ウ ト の内部 ロ ジ ッ ク 部分の タ イ ミ ン グ
収束を別々に試行で き る よ う にな り ます。
ま た、 コ ン ポーネ ン ト モー ド の送信回路を図 2-46 に示 し てい ます。パ ラ レル (デシ リ ア ラ イ ズ さ れた) 送信デー タ は、
分周 ク ロ ッ ク を使用 し て OSERDESE3 のデー タ 入力でサンプ リ ン グ さ れます。 こ の分周 ク ロ ッ ク は、 OSERDESE3 の
CLKDIV 入力に供給す る 必要があ り ます。 ISERDESE3 と 同様に、 こ の分周 ク ロ ッ ク は、 BUFGCE_DIV を使用 し て生
成す る か (図参照)、 別の方法 と し て MMCM ま たは PLL を 使用 し て生成で き ま す。 シ リ ア ラ イ ズ さ れたデー タ は、
OSERDESE3 の CLK 入力に接続 し て供給 さ れ る 高速 ク ロ ッ ク を使用 し て、 OSERDESE3 か ら 出力 さ れます。
ISERDESE3 と OSERDESE3 の代わ り に IDDRE1 と ODDRE1 を使用す る 場合 (デシ リ ア ラ イ ズ さ れ る 幅が 2 の場合)
は、 CLK 入力を高速グ ロ ーバル ク ロ ッ ク に接続 し ます。 分周 ク ロ ッ ク は不要です。
図 2-46 には示 し てい ませんが、 IOB と SerDes 間で、 IDELAYE3 を受信回路に追加 し 、 ODELAYE3 を送信回路に追加
す る こ と も で き ます。 こ れ ら の DELAY コ ン ポーネ ン ト を VARIABLE モー ド ま たは VAR_LOAD モー ド に設定 し た場
合、 ク ロ ッ ク を DELAY コ ン ポーネ ン ト の CLK 入力に接続す る 必要があ り ます。 こ の遅延 CLK 入力は、 ISERDESE3
お よ び OSERDESE3 の CLKDIV 入力、 ま たは、 ODDRE1 を使用す る 場合は ODDRE1 の CLK 入力 と 、 接続を共有す
る 必要があ り ます。 こ のシナ リ オでは、 遅延 CLK の最大 ク ロ ッ ク 周波数制限に よ り 、 SerDes の CLKDIV/ODDRE1 の
CLK に対 し て、 下側周波数制限が課 さ れます。
ネ イ テ ィ ブ モー ド での ク ロ ッ キン グ
こ のセ ク シ ョ ンでは、 ク ロ ッ キ ン グに関連す る ネ イ テ ィ ブ コ ン ポーネ ン ト の ピ ンお よ び属性について説明 し ます。
BITSLICE_CONTROL のピ ン
PLL_CLK (入力) : 同 じ I/O バン ク 内の PLL か ら 供給 さ れ る 高速 ク ロ ッ ク 。 専用 リ ソ ース上で配線 さ れます。 通常、 こ
の ク ロ ッ ク の周波数は、 必要なデー タ レー ト と 同 じ にな り ます(た と えば、 1Gb/s のデー タ レー ト の場合は 1GHz の ク
ロ ッ ク )。
REFCLK (入力) : MMCM ま たは PLL か ら 供給 さ れ る ク ロ ッ ク で、BITSLICE_CONTROL コ ン ポーネ ン ト を使用 し てい
る I/O バン ク と 必ず し も 同 じ I/O バン ク 内にあ る と は限 り ません。
•
PLL_CLK ま たは REFCLK は、 BITSLICE_CONTROL のマ ス タ ー ク ロ ッ ク と 呼ばれます。
•
マ ス タ ー ク ロ ッ ク は、 REFCLK_SRC 属性で選択 さ れます。
重要 : 両方の ク ロ ッ ク 入力を接続せず、 1 つの ク ロ ッ ク 入力のみを使用 し て く だ さ い。
CLK_FROM_EXT (入力) : こ の入力は、 バ イ ト 間 ク ロ ッ キ ン グ構造の一部です。 専用配線で配線 さ れ る ク ロ ッ ク であ
り 、 隣接す る バ イ ト 内の BITSLICE_CONTROL の CLK_TO_EXT_NORTH 出力 ま たは CLK_TO_EXT_SOUTH 出力か
ら 供給 さ れます。 使用 し ない場合は、 High に接続 し ます。
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CLK_TO_EXT_SOUTH、 CLK_TO_EXT_NORTH (出力) : こ れは、 バ イ ト 間 ク ロ ッ キ ン グ構造の一部です。 専用配線 リ
ソ ー ス を経由 し て隣接す る バ イ ト の BITSLICE_CONTROL ま たは CLK_FROM_EXT ク ロ ッ ク 入力に転送 さ れ る デー
タ サンプル ク ロ ッ ク の コ ピーです。
PCLK_NIBBLE_IN、 NCLK_NIBBLE_IN (入力) : こ れ ら の入力は、 ニブル間 ク ロ ッ キ ン グ構造の一部です。 専用配線
リ ソ ース を経由 し て隣接す る ニブルの N(P)CLK_NIBBLE_OUT ピ ンに配線 さ れます。
PCLK_NIBBLE_OUT、 NCLK_NIBBLE_OUT (出力) : こ れ ら の出力は、 ニブル間 ク ロ ッ キ ン グ構造の一部です。 専用配
線 リ ソ ース を経由 し て隣接す る ニブルの N(P)CLK_NIBBLE_IN ピ ンに配線 さ れます。
BITSLICE_CONTROL の属性
REFCLK_SRC : 使用 さ れ る マ ス タ ー ク ロ ッ ク 入力を指定 し ます。
DIV_MODE : BITSLICE_CONTROL のマ ス タ ー ク ロ ッ ク の分周係数を指定 し ます。 4 ビ ッ ト を使用す る 場合は DIV2
に設定 し 、 8 ビ ッ ト を使用す る 場合は DIV4 に設定 し ます。
SELF_CALIBRATE、 IDLY_VT_TRACK、 ODLY_VT_TRACK、 QDLY_VT_TRACK : ク ロ ッ ク を電圧 と 温度に対 し て調
整お よ び ト ラ ッ キ ン グす る か ど う か を指定 し ます。
RX_CLK_PHASE_N、 RX_CLK_PHASE_P : 内部デ ス テ ィ ネーシ ョ ン ク ロ ッ ク を 90° シ フ ト す る か ど う か を指定 し ま
す。 デー タ が位相を ク ロ ッ ク に揃え て BITSLICE に到着す る 場合は、 こ の属性を SHIFT_90 に設定で き ます。 そ う で
ない場合は、 SHIFT_0 に設定 し ます。
EN_CLK_TO_EXT_NORTH、 EN_CLK_TO_EXT_SOUTH : 北側ま たは南側 BITSLICE_CONTROL コ ン ポーネ ン ト への
バ イ ト 間 ク ロ ッ キ ン グ を有効に し ます。
EN_OTHER_NCLK、 EN_OTHER_PCLK : ニ ブ ル 間 ク ロ ッ キ ン グ の 方向 を 設定 し ま す。 TRUE に 設定 し た 場合、
P(N)CLK_NIBBLE_OUT ピ ンはデー タ サ ン プル ク ロ ッ ク を出力 し ます。 その場合、 ほかの BITSLICE_CONTROL の
こ の属性を FALSE に設定 し 、 P(N)CLK_NIBBLE_IN ピ ン を イ ネーブルする 必要があ り ます。
RX_BITSLICE のピ ン
FIFO_WRCLK_OUT (出力) : こ れは、 内部 FIFO 書き 込み ク ロ ッ ク の コ ピーです。 デー タ サンプル ク ロ ッ ク の周波数
を DIV_MODE 属性の係数で割っ た値の周波数を持ち ます。 デー タ サンプル ク ロ ッ ク は、 供給 さ れた REFCLK ま た
は PLL_CLK にす る か、 RX_BITSLICE_0 に供給 さ れた ク ロ ッ ク ま たは ス ト ロ ーブにす る こ と がで き ます。
FIFO_RD_CLK (入力) : こ れは、 デバ イ ス の イ ン タ ー コ ネ ク ト ロ ジ ッ ク (MMCM、 PLL な ど) か ら 供給 さ れ る ク ロ ッ ク
です。 こ の ク ロ ッ ク の周波数は FIFO_WRCLK_OUT ク ロ ッ ク と 同 じ ですが、 位相は異な り ます。 こ の ク ロ ッ ク は、 通
常、 アプ リ ケーシ ョ ン の MMCM で生成 さ れ る か、 BITSLICE_CONTROL のマ ス タ ー ク ロ ッ ク (PLL_CLK) の生成に
使用 さ れ る PLL で生成 さ れます。
RX_BITSLICE の属性
DATA_WIDTH : こ の 属 性 は、 BITSLICE_CONTROL の DIV_MODE 属性 に 対応 し て い る 必要 が あ り ま す。
DATA_WIDTH を 8 に 設 定 し た 場合 は DIV_MODE を 4 に 設定 し 、 逆 に DATA_WIDTH を 4 に 設 定 し た 場合 は
DIV_MODE を 8 に設定す る 必要があ り ます。
DATA_TYPE : RX_BITSLICE を使用 し てデー タ のみを取 り 込む場合は、 DATA に設定 し ます。 ク ロ ッ ク を取 り 込む場
合は DATA_AND_CLOCK に設定 し ます (RX_BITSLICE_0 の場合のみ)。 こ のモー ド では、 ク ロ ッ ク をデー タ のサンプ
ル ク ロ ッ ク と し て使用で き (SERIAL_MODE = FALSE)、 その ク ロ ッ ク も デー タ と し てサンプ リ ン グ さ れます。
TX_BITSLICE のピ ン
TX_BITSLICE の ピ ン 関 し て は、 ク ロ ッ ク ま た は ク ロ ッ ク に 関連す る ピ ン は あ り ま せ ん。 TX_BITSLICE は、
BITSLICE_CONTROL の PLL_CLK ク ロ ッ ク を使用 し てデー タ のみを送信 し ます。
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TX_BITSLICE の属性
DATA_WIDTH : こ の 属 性 は、 BITSLICE_CONTROL の DIV_MODE 属性 に 対応 し て い る 必要 が あ り ま す。
DATA_WIDTH を 8 に 設 定 し た 場合 は DIV_MODE を 4 に 設定 し 、 逆 に DATA_WIDTH を 4 に 設 定 し た 場合 は
DIV_MODE を 8 に設定す る 必要があ り ます。
受信 ク ロ ッ キング
RX_BITSLICE でデー タ の取 り 込みに使用 さ れ、BITSLICE_CONTROL コ ン ポーネ ン ト の属性で開始 さ れ る モー ド が 2
つあ り ます (SERIAL_MODE = TRUE/FALSE)。
ヒ ン ト : SERIAL_MODE = TRUE/FALSE は、 高速 SelectIO ウ ィ ザー ド の PLL/EXTERNAL に対応 し てい ます。
•
属性 SERIAL_MODE を TRUE に設定 し た場合、 受信デー タ は、 供給 さ れたマ ス タ ー ク ロ ッ ク (PLL_CLK ま たは
REFCLK) を使用 し て取 り 込ま れ、 BITSLICE_CONTROL で再生成 さ れ、 マ ス タ ー ク ロ ッ ク を分周 し た ク ロ ッ ク
にな り ます。
•
属性 SERIAL_MODE を FALSE に設定 し た場合、 受信デー タ は、 デー タ と 共に転送 さ れた ク ロ ッ ク ま たは ス ト
ロ ーブ を使用 し て取 り 込まれます。
SERIAL_MODE = TRUE
図 2-47 に示す よ う に、 こ の設定は次の場合に使用で き ます。
•
接続 さ れた コ ン ポーネ ン ト か ら デー タ のみを受信 し ます。
•
SGMII な ど のプ ロ ト コ ルの よ う に、 受信デー タ にエンベデ ッ ド ク ロ ッ ク が含まれ る 。 こ れは通常、 GTH ま たは
GTY 高速シ リ アル ト ラ ン シーバーに供給 さ れます。
•
デー タ と 共に供給 さ れ る ク ロ ッ ク がビ ッ ト ク ロ ッ ク ではな く 、 フ レーム ま たはシ ス テ ム同期 ク ロ ッ ク です。
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X-Ref Target - Figure 2-47
%,76/,&(B&21752/
5;B%,76/,&(B
'DWD
,QWHUQDO6LJQDOV
([WHUQDO6LJQDOV
'$7$B7<3( 6(5,$/
&ORFN
*HQHUDWLRQ
3//B&/.
4B'(/$<
5;B%,76/,&(B
%,6&
),)2
),)2B:5&/.B287
4>@
),)2B5'B&/.
'DWD&DSWXUHDQG
'HVHULDOL]DWLRQ
,'(/$<
'DWD
'$7$B7<3( 6(5,$/
8*BFBB
図 2-47 : シ リ アル モー ド でのデー タ キ ャ プ チ ャ
受信デー タ は、 PLL で生成 さ れた ク ロ ッ ク で取 り 込まれます。
デー タ キ ャ プチ ャ ク ロ ッ ク の生成に使用 さ れ る PLL は、 受信 RX_BITSLICE と 同 じ I/O バン ク 内にあ る 必要があ り
ます。 こ のモー ド では、 ニブルのすべての入力をデー タ 入力 と し て使用で き ます。 入力デー タ が差動の場合、 上位ニ
ブルのビ ッ ト 6 を使用す る こ と はで き ません。
BITSLICE_CONTROL に供給 さ れ る マ ス タ ー ク ロ ッ ク は、 受信デー タ のサ ン プル ク ロ ッ ク と し て使用 さ れ ます。 こ
の ク ロ ッ ク の周波数は、 受信デー タ の取 り 込みに使用す る 必要の あ る DDR ク ロ ッ ク と 同 じ にな り ま す。 た と えば、
1Gb/s のデー タ ス ト リ ーム を受信す る 場合、 マ ス タ ー ク ロ ッ ク の周波数を 500MHz にす る 必要があ り ます。
DATA_WITDH 属性お よ び DIV_MODE 属性を使用す る BITSLICE_CONTROL の ク ロ ッ ク ジ ェ ネ レ ー タ ーで、 必ず、
デー タ のシ リ アル-パ ラ レル変換に必要なすべての ク ロ ッ ク を生成す る よ う に し ます。
た と えば、 8 ビ ッ ト 幅のデー タ を取 り 込む場合、 DATA_WIDTH を 8 に設定 し 、 DIV_MODE を 4 に設定す る 必要があ
り ます。取 り 込まれてシ リ アル-パ ラ レル変換 さ れたデー タ は、その後、マ ス タ ー ク ロ ッ ク /4 の レー ト で RX_BITSLICE
の出力 FIFO に書 き 込まれます。
各ニブル内の RX_BITSLICE_0 の FIFO_WRCLK_OUT ピ ンは、RX_BITSLICE 内の FIFO へのデー タ の書 き 込みに使用
さ れ る ク ロ ッ ク の コ ピーを供給 し ます。 こ の FIFO_WRCLK_OUT、 あ る いは PLL ま たは MMCM か ら 生成 さ れた同 じ
周波数の ク ロ ッ ク を、 FIFO_RDCLK と し て使用で き ます。
SERIAL_MODE = TRUE を使用 し た場合、 RX_BITSLICE お よ び BITSLICE_CONTROL は、 以前のザ イ リ ン ク ス デバ
イ ス フ ァ ミ リ の入力お よ び出力 と し て動作 し 、 BISC コ ン ト ロ ー ラ ーは実行 さ れません。 その場合ユーザーは、 必ず
デー タ と 遅延を時間、 電圧、 お よ び温度に対 し て ト ラ ッ キ ン グす る 必要があ り ます。
BISC が実行 さ れず、 PLL ま たは MMCM か ら 生成 さ れた ク ロ ッ ク が、 取 り 込まれ る デー タ と は無関係であ る ため、 ク
ロ ッ ク をデー タ に対 し て調整す る 必要があ り ます。 そのため、 内部デバ イ ス ロ ジ ッ ク の ス テー ト マシ ン ま たは RIU
イ ン タ ーフ ェ イ ス を介 し た制御が必要にな り ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
ス テー ト マシ ン ま たは RIU コ ン ト ロ ー ラ ーは、 サンプル ク ロ ッ ク お よ びマ ス タ ー ク ロ ッ ク を、 取 り 込まれ る デー タ
に 対 し て 継 続 的 に 調 整 す る 必 要 が あ り ま す。 こ れ を 行 う に は、 RX_BITSLICE
(IDELAYE3)
および
BITSLICE_CONTROL (ODELAYE3) で、 デー タ に対 し て ク ロ ッ ク を調整す る 遅延 ラ イ ン を使用 し ます。
SERIAL_MODE = FALSE
図 2-48 に、 あ ら ゆ る 種類の ソ ー ス同期 イ ン タ ーフ ェ イ ス で使用 さ れ る 設定を示 し ます。 こ れ ら の イ ン タ ーフ ェ イ ス
は、 デー タ を、 関連付け ら れた ク ロ ッ ク ま たは ス ト ロ ーブ と 共に供給 し ます。 RX_BITSLICE_0 内の受信 ク ロ ッ ク ま
たは ス ト ロ ーブは、 ニブル、 バ イ ト 、 ま たは I/O バン ク 全体のほかの RX_BITSLICE での受信デー タ の取 り 込みに使
用 さ れます。
こ の種類の イ ン タ ーフ ェ イ ス では、 ク ロ ッ ク ま たは ス ト ロ ーブを、 ニブルの RX_BITSLICE_0 に接続す る 必要があ り
ます。 こ れ ら の ピ ンの名前は、 専用バ イ ト ク ロ ッ ク (DBC) ま たは ク ワ ッ ド バ イ ト ク ロ ッ ク (QBC) と な っ てい ます。
ニブルのその他の RX_BITSLICE は、 デー タ の取 り 込みに使用で き ます。
X-Ref Target - Figure 2-48
%,76/,&(B&21752/
),)2
,QWHUQDO6LJQDOV
([WHUQDO6LJQDOV
5;B%,76/,&(B
'DWD&DSWXUHDQG
'HVHULDOL]DWLRQ
,'(/$<
'DWD
'$7$B7<3( '$7$
&ORFN
*HQHUDWLRQ
3//B&/.
4B'(/$<
5;B%,76/,&(B
%,6&
),)2
),)2B:5&/.B287
4>@
),)2B5'B&/.
'DWD&DSWXUHDQG
'HVHULDOL]DWLRQ
,'(/$<
&ORFN6WUREH
'$7$B7<3( '$7$B$1'B&/2&.
8*BFBB
図 2-48 : 非シ リ アル モー ド でのデー タ キ ャ プ チ ャ
ニブルの BITSLICE_RX_0 を ク ロ ッ ク /ス ト ロ ーブ入力 と し て使用す る 必要があ り ます。複数のニブルま たはバ イ ト を
ニブル間 ク ロ ッ キ ン グお よ びバ イ ト 間 ク ロ ッ キ ン グで使用す る 場合は、 1 つの RX_BITSLICE_0 のみを ク ロ ッ ク 入力
と し て指定す る 必要があ り ます。 デー タ に関連付け ら れた受信 ク ロ ッ ク ま たは ス ト ロ ーブは、 BISC に よ っ て、 電圧
お よ び温度に対 し て調整 さ れ、 維持 さ れます。 こ の ク ロ ッ ク は、 すべてのデー タ RX_BITSLICE で、 並列化 さ れ る シ
リ アル デー タ を取 り 込んで RX_BITSLICE の FIFO に格納する ために使用 さ れます。
1 つの RX_BITSLICE_0 を使用 し て、 それが含ま れ る ニブル ま たはバ イ ト 、 あ る いは I/O バン ク 全体のデー タ を取 り
込む こ と がで き ます。 下位ニブル と 上位ニブルを使用 し て、 ク ロ ッ キ ン グ を下位ニブルか ら 上位ニブルに渡す と 仮定
し た場合、 下位ニ ブルの RX_BITSLICE_0 には入力/サ ン プル ク ロ ッ ク を 供給す る 必要が あ り ま す。 上位ニ ブルの
RX_BITSLICE_0 は、 通常のデー タ 入力にする こ と がで き ます。
デー タ に関連付 け ら れ た 入力受信 ク ロ ッ ク ま た は ス ト ロ ーブ は、 同 じ ニ ブ ル、 バ イ ト 、 ま た は I/O バ ン ク 内の
RX_BITSLICE でのデー タ の取 り 込みに使用 さ れます。 こ の ク ロ ッ ク は、 BISC に よ っ て、 電圧お よ び温度に対 し て調
整 さ れ、 維持 さ れます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
DATA_WIDTH 属性お よ び DIV_MODE 属性は、シ リ アル-パ ラ レル変換お よ び RX_BITSLICE の FIFO 書 き 込み動作に
必要なすべての分周 ク ロ ッ ク を生成す る ために、 BITSLICE_CONTROL 内の ク ロ ッ ク ジ ェ ネ レー タ ーを設定 し ます。
受信 ク ロ ッ ク /ス ト ロ ーブは、 BITSLICE_CONTROL を通 り 、 BITSLICE_CONTROL に よ っ て調整 さ れて転送 さ れ、 ほ
かの BITSLICE での受信デー タ の取 り 込みに使用 さ れ ま す。 デー タ は、 デ ス テ ィ ネーシ ョ ン ク ロ ッ ク を分周 し た ク
ロ ッ ク (DIV_MODE) に よ っ て並列化 さ れ、 RX_BITSLICE の FIFO に書 き 込まれます。 BITSLICE_CONTROL を通 り 、
BITSLICE_CONTROL に よ っ て調整 さ れて転送 さ れ る 受信 ク ロ ッ ク /ス ト ロ ーブは、 ク ロ ッ ク の イ メ ージ を取 り 込むた
めに RX_BITSLICE_0 で使用で き ます。 こ の ク ロ ッ ク デー タ は、 汎用デバ イ ス ロ ジ ッ ク で使用で き ます。 ク ロ ッ ク の
イ メ ージは、 デー タ 形式で イ ン タ ー コ ネ ク ト ロ ジ ッ ク に供給 さ れ、 デザ イ ン関連の任意の機能に使用で き ます。
FIFO は、 FIFO_RD_CLK に よ っ て読み出す こ と がで き ます。 FIFO_RD_CLK の周波数は、 サンプル ク ロ ッ ク の周波数
を DIV_MODE パ ラ メ ー タ ーで割っ た値 と 同 じ であ る 必要があ り ます。 こ の ク ロ ッ ク は、 PLL (PLL_CLK ク ロ ッ ク を
生成す る PLL と 同 じ ) ま たは MMCM か ら 生成で き ます。
FIFO_WRCLK_OUT ク ロ ッ ク を使用 し て RX_BITSLICE_0 か ら FIFO を読み出す こ と も で き ま す。 こ の ク ロ ッ ク は、
RX_BITSLICE の内部 FIFO 書 き 込み ク ロ ッ ク の コ ピーです。
SELF_CALIBRATE が TRUE の場合、受信 ク ロ ッ ク は、BITSLICE_CONTROL 内で BISC コ ン ト ロ ー ラ ーに よ っ て、90°
ま たは 0° のデス テ ィ ネーシ ョ ン ク ロ ッ ク に調整 さ れます。 ま た、 BISC コ ン ト ロ ー ラ ーは、 RX_BITSLICE の入力に
先立ち、 汎用デバ イ ス ロ ジ ッ ク の遅延に対 し て、 デー タ 入力 と ク ロ ッ ク 入力を補正 し ま す。 ただ し 、 汎用デバ イ ス
ロ ジ ッ ク の外部の遅延に対 し ては補正 し ま せん。 BISC コ ン ト ロ ー ラ ーは、 BITSLICE_CONTROL に供給 さ れたマ ス
タ ー ク ロ ッ ク (PLL_CLK ま たは REFCLK 入力) で動作 し ます。 マ ス タ ー ク ロ ッ ク は、 取 り 込まれ る デー タ と は無関
係であ る ため、 その周波数レー ト を、 受信デー タ レー ト と 同 じ にな る よ う に設定す る 必要があ り ます。
追加機能 と し て、 BISC は、 電圧 と 温度の変動を継続的に ト ラ ッ キ ン グ し 、 デス テ ィ ネーシ ョ ン ク ロ ッ ク を、 取 り 込
むデー タ ビ ッ ト の中央に常に固定す る こ と がで き ます。入力遅延エ レ メ ン ト をデー タ 入力パ ス で使用 し た場合、BISC
は電圧お よ び温度補正に対 し て ト ラ ッ キ ン グ し ます。
1 つのニブルに 6 個 (下位) ま たは 7 個 (上位) の BITSLICE が含まれてい る 場合、 I/O の数は次の よ う にな り ます。
シ ングルエ ン ド I/O
差動 I/O
1 ク ロ ッ ク 入力
1 ク ロ ッ ク 入力
5 ま たは 6 デー タ 入力
2 デー タ 入力
上位ニブル と 下位ニブルが 1 バ イ ト に結合 さ れてい る 場合、 I/O の数は次の よ う にな り ます。
シ ングルエ ン ド I/O
差動 I/O
1 ク ロ ッ ク 入力
1 ク ロ ッ ク 入力
12 デー タ 入力
5 デー タ 入力
4 バ イ ト が 1 つの I/O バン ク に結合 さ れてい る 場合、 I/O の数は次の よ う にな り ます。
シ ングルエ ン ド I/O
差動 I/O
1 ク ロ ッ ク 入力
1 ク ロ ッ ク 入力
最大 51 デー タ 入力
最大 23 デー タ 入力
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
送信 ク ロ ッ キング
デー タ を送信す る 場合、 BITSLICE_CONTROL コ ン ポーネ ン ト のマ ス タ ー入力 ク ロ ッ ク を使用 し ます (図 2-49)。 こ の
ク ロ ッ ク の周波数は、 デー タ のシ リ アル ビ ッ ト レー ト を決定 し ます。 デー タ は、 マ ス タ ー ク ロ ッ ク を DIV_MODE
属性の設定で分周 し て生成 さ れた ク ロ ッ ク で TX_BITSLICE の入力に供給す る 必要があ り ます。
X-Ref Target - Figure 2-49
%,76/,&(B&21752/
'DWD
,QWHUQDO6LJQDOV
([WHUQDO6LJQDOV
7;B%,76/,&(B
&ORFN*HQHUDWLRQ
3//B&/.
4B'(/$<
7;B%,76/,&(B
%,6&
'DWD
6HULDOL]DWLRQDQG
7UDQVPLVVLRQ
'>@
2'(/$<
'DWD
8*BFBB
図 2-49 : デー タ 送信
図 2-49 の例についての注意事項を説明 し ます。
•
1Gb/s のシ リ アル デー タ ス ト リ ームが必要な場合は、 TX_BITSLICE と 同 じ I/O バン ク 内の PLL が、
BITSLICE_CONTROL の PLL_CLK 入力に 1GHz の ク ロ ッ ク を供給する 必要があ り ます。
•
TX_BITSLICE が 8 ビ ッ ト モー ド (DATA_WIDTH = 8) で動作する 場合、 デー タ は、 TX_BITSLICE の D 入力に
125MHz (1GHz/DIV_MODE = 4) の ク ロ ッ ク を使用 し て供給 さ れ る 必要があ り ます。
•
BISC は、 ト ラ ン ス ミ ッ タ ーに対 し て、 出力形式な ど の補正を実行 し ません。 BISC が レ シーバー側で実行す る 機
能の 1 つは、 入力の補正です。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
ニ ブル間 ク ロ ッ キング
各二ブルには、使用可能な RX_BITSLICE_0 への ク ロ ッ ク 入力があ り ます。2 つの隣接す る ニブルは、 こ れ ら の ク ロ ッ
ク 入力のいずれか を共有 し て、 使用で き る デー タ 入力の数を増やす こ と がで き ます (図 2-50)。
一方のニブルは、 ク ロ ッ ク を、 その RX_BITSLICE_0 入力か ら 、 P(N)CLK_NIBBLE_OUT の専用配線を介 し て他方の
ニブルに渡 し ます。 他方のニブルの ク ロ ッ ク 入力は、 P(N)CLK_NIBBLE_IN です。
こ の配線は、 属性 (EN_OTHER_P(N)_CLK) に よ っ て有効にな り ます。
X-Ref Target - Figure 2-50
%\WHDQGRU
(1B27+(5B3&/. 758(
(1B27+(5B1&/. 758(
%,76/,&(B&21752/
%,76/,&(
8SSHU1LEEOH
3&/.B1,%%/(B,1
1&/.B1,%%/(B,1
1&/.B1,%%/(B287
3&/.B1,%%/(B287
%,76/,&(B&21752/
%,76/,&(
'%&4%&
%,76/,&(
/RZHU1LEEOH
3&/.B1,%%/(B,1
1&/.B1,%%/(B,1
1&/.B1,%%/(B287
3&/.B1,%%/(B287
(1B27+(5B3&/. )$/6(
(1B27+(5B1&/. )$/6(
%,76/,&(
'%&4%&
8*BFBB
図 2-50 : ニ ブル間ク ロ ッ キング
図 2-50 の 例 を 使用 し て、 下位 ニ ブ ル の BITSLICE_0 を ク ロ ッ ク 入 力 と し て 設 定 し た と し ま す (DATA_TYPE =
DATA_AND_CLOCK)。 その場合、 両方のニブルの属性を次の よ う に設定する 必要があ り ます。
上位ニブル :
EN_OTHER_PCLK = TRUE
EN_OTHER_NCLK = TRUE
下位ニブル :
EN_OTHER_PCLK = FALSE
EN_OTHER_NCLK = FALSE
ク ロ ッ ク は、 下位 RX_BITSLICE_0 を通過 し て P(N)CLK_NIBBLE_OUT を通 り 、 上位ニブルの P(N)CLK_NIBBLE_IN
入力に入 り 、 上位ニブル内の BITSLICE への ク ロ ッ ク 供給に使用 さ れます。
上位ニブルの BITSLICE_0 を ク ロ ッ ク 入力 と し て使用する 場合は、 上位ニブルの P(N)CLK_NIBBLE_OUT ピ ン、 下位
ニブルの P(N)CLK_NIBBLE_IN ピ ン、 お よ び次の属性を使用 し て、 ク ロ ッ ク を下位ニブルに渡 し ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
上位ニブル :
EN_OTHER_PCLK = TRUE
EN_OTHER_NCLK = TRUE
下位ニブル :
EN_OTHER_PCLK = FALSE
EN_OTHER_NCLK = FALSE
ヒ ン ト : 複数のニブルをデザ イ ンで使用する 場合、 必ずニブル間 ク ロ ッ ク を図 2-50 に示す よ う に接続 し ます。 ニブル
間 ク ロ ッ キ ン グが必要にな っ た と き に、 単に属性を有効ま たは無効にす る だけでそれを実現で き ます。
バイ ト 間 ク ロ ッ キング
バ イ ト 間 ク ロ ッ キ ン グ を使用す る と 、 1 つのニブルの RX_BITSLICE_0 と 、 ほかのバ イ ト の同 じ 位置にあ る ニブル と
の間で、 ク ロ ッ ク を共有で き ます (図 2-51)。 入力 ク ロ ッ ク ま たはサンプル ク ロ ッ ク の共有は、 CLK_TO_EXT_NORTH
(SOUTH) 出力ピ ンお よ びほかのバ イ ト の BITSLICE_CONTROL コ ン ポーネ ン ト の CLK_FROM_EXT 入力ピ ン を通 じ
て行い ます。 バ イ ト 間 ク ロ ッ キ ン グは、 属性 EN_CLK_TO_EXT_NORTH(SOUTH) を設定する こ と で開始 さ れます。 見
やす く す る ために、 上位ニブルの余分な 7 番目のシ ン グルエン ド BITSLICE は、 図 2-51 お よ び図 2-52 に示 し てい ま
せん。
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X-Ref Target - Figure 2-51
&ORFN6RXUFH
4%&%\WH
4%&%\WH
%,76/,&(B&21752/
8SSHU1LEEOH
&/.B72B(;7B1257+
&/.B)520B(;7
&/.B72B(;7B6287+
%\WH
%,76/,&(
%,76/,&(B&21752/
/RZHU1LEEOH
&/.B72B(;7B1257+
&/.B)520B(;7
&/.B72B(;7B6287+
%,76/,&(
%,76/,&(B&21752/
8SSHU1LEEOH
&/.B72B(;7B1257+
&/.B)520B(;7
&/.B72B(;7B6287+
%\WH
%,76/,&(
4%&
%,76/,&(B&21752/
/RZHU1LEEOH
&/.B72B(;7B1257+
&/.B)520B(;7
&/.B72B(;7B6287+
%,76/,&(
4%&
%,76/,&(B&21752/
8SSHU1LEEOH
&/.B72B(;7B1257+
&/.B)520B(;7
&/.B72B(;7B6287+
%,76/,&(
%\WH
4%&
%,76/,&(B&21752/
/RZHU1LEEOH
&/.B72B(;7B1257+
&/.B)520B(;7
&/.B72B(;7B6287+
%,76/,&(
4%&
%,76/,&(B&21752/
8SSHU1LEEOH
&/.B72B(;7B1257+
&/.B)520B(;7
&/.B72B(;7B6287+
%\WH
%,76/,&(
%,76/,&(B&21752/
/RZHU1LEEOH
&/.B72B(;7B1257+
&/.B)520B(;7
3DJH
&/.B72B(;7B6287+
%,76/,&(
8*BFBB
図 2-51 : バイ ト 間 ク ロ ッ キング
注記 : 図 2-51 お よ び図 2-52 には、 上位ニブルの BITSLICE_6 を示 し てい ません。
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ニブル間 ク ロ ッ キ ン グ と バ イ ト 間 ク ロ ッ キ ン グ を結合 し て、 I/O バン ク 内のすべての BITSLICE に同 じ ク ロ ッ ク を供
給で き ます (図 2-52)。
X-Ref Target - Figure 2-52
&ORFN6RXUFH
4%&%\WH
%,76/,&(B&21752/
8SSHU1LEEOH
%\WH
&/.B72B(;7B1257+
&/.B)520B(;7
&/.B72B(;7B6287+ %,76/,&(
'%&
%,76/,&(B&21752/
/RZHU1LEEOH
&/.B72B(;7B1257+
&/.B)520B(;7
&/.B72B(;7B6287+ %,76/,&(
'%&
%,76/,&(B&21752/
8SSHU1LEEOH
%\WH
&/.B72B(;7B1257+
&/.B)520B(;7
&/.B72B(;7B6287+ %,76/,&(
4%&
%,76/,&(B&21752/
/RZHU1LEEOH
&/.B72B(;7B1257+
&/.B)520B(;7
&/.B72B(;7B6287+ %,76/,&(
4%&
&ON,Q
%,76/,&(B&21752/
8SSHU1LEEOH
&/.B72B(;7B1257+
&/.B)520B(;7
&/.B72B(;7B6287+ %,76/,&(
%\WH
4%&
%,76/,&(B&21752/
/RZHU1LEEOH
&/.B72B(;7B1257+
&/.B)520B(;7
&/.B72B(;7B6287+ %,76/,&(
4%&
%,76/,&(B&21752/
8SSHU1LEEOH
%\WH
&/.B72B(;7B1257+
&/.B)520B(;7
&/.B72B(;7B6287+ %,76/,&(
'%&
%,76/,&(B&21752/
/RZHU1LEEOH
&/.B72B(;7B1257+
&/.B)520B(;7
3DJH
&/.B72B(;7B6287+
%,76/,&(
'%&
8*BFBB
図 2-52 : ニ ブル間 ク ロ ッ キング と バイ ト 間ク ロ ッ キングの結合
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図 2-52 の例についての注意事項を説明 し ます。
•
バ イ ト 2 の下位ニブルの RX_BITSLICE_0 を ク ロ ッ ク 入力ま たは ス ト ロ ーブ入力 と し て設定す る こ と を前提に し
てい ます。
•
バ イ ト 2 の上位ニブルで、 ニブル間 ク ロ ッ ク を有効にす る 必要があ り ます。
•
バ イ ト 2 の下位ニブルを ク ロ ッ ク 入力 と し て使用 し 、 すべてのニブルを複数バ イ ト 設定で使用する ため、 すべて
のバ イ ト の下位ニブルは、 ニブル間 ク ロ ッ キ ン グ用の ク ロ ッ ク を上位ニブルに供給す る 必要があ り ます。
•
バ イ ト 3 の下位ニブルは、 その FROM_EXT 入力で、 バ イ ト 2 の下位ニブルの EXT_NORTH 出力か ら ク ロ ッ ク を
受け取 り ます。
•
バ イ ト 2 の下位ニブルは、 EXT_SOUTH 出力か ら 、 バ イ ト 1 の下位ニブルの FROM_EXT 入力に ク ロ ッ ク を供給
し ます。
•
バ イ ト 0 の下位ニブルに到達す る ために、バ イ ト 1 の EXT_SOUTH 出力を、バ イ ト 0 の下位ニブルの FROM_EXT
入力に接続す る 必要があ り ます。 バ イ ト 1 の内部では、 FROM_EXT ピ ンお よ び TO_SOUTH ピ ン間でジ ャ ンパー
線が作成 さ れてい ます。
表 2-54 に、 こ の例の属性設定を示 し ます。
表 2-54 : バイ ト 間ク ロ ッ キングの例の属性
バイ ト
バイ ト 3
バイ ト 2
バイ ト 1
バイ ト 0
属性
タ イプ
EN_CLK_TO_EXT_NORTH
DISABLE
EN_CLK_TO_EXT_SOUTH
DISABLE
EN_CLK_TO_EXT_NORTH
ENABLE
EN_CLK_TO_EXT_SOUTH
ENABLE
EN_CLK_TO_EXT_NORTH
DISABLE
EN_CLK_TO_EXT_SOUTH
ENABLE
EN_CLK_TO_EXT_NORTH
DISABLE
EN_CLK_TO_EXT_SOUTH
DISABLE
注記 :
1. 未使用の CLK_FROM_EXT ピ ンは、 High に接続す る 必要があ り ます。
表 2-55 に従っ てすべてのニブルのニブル間 ク ロ ッ キ ン グ を有効にす る 必要があ り ます。
表 2-55 : ニ ブル間 ク ロ ッ キン グの有効化
ニ ブル
上位ニブル
下位ニブル
属性
タ イプ
EN_OTHER_NCLK
TRUE
EN_OTHER_PCLK
TRUE
EN_OTHER_NCLK
FALSE
EN_OTHER_PCLK
FALSE
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
ネ イ テ ィ ブ モー ド の リ セ ッ ト シーケ ン ス
BITSLICE_CONTROL が正 し く 動作す る には、 次の リ セ ッ ト シーケ ン ス に従 う 必要があ り ます。
電源投入お よ び コ ン フ ィ ギ ュ レーシ ョ ン後のシーケ ン ス
1.
シ ス テ ム グ ロ ーバル リ セ ッ ト が リ リ ース さ れた後、 使用 さ れ る すべての PLL お よ び MMCM コ ン ポーネ ン ト の
リ セ ッ ト を リ リ ー ス し ま す。 た だ し 、 ほ か の すべ て の リ セ ッ ト を ア サ ー ト さ れ た ま ま に し 、 PLL
の
CLKOUTPHYEN 入力をデ ィ ス エーブル (Low) さ れた ま ま に し ます。
2.
使用 さ れ る PLL お よ び MMCM が ロ ッ ク ス テー ト に達 し 、 安定 し た ク ロ ッ ク 信号の生成を開始す る ま で待機 し
ます。
3.
PLL が ロ ッ ク ス テー ト に達 し た後に、 次の手順を実行 し ます。
a.
使用 さ れ る RST_DLY、 RST_DLY_EXT、 RX_RST、 お よ び TX_RST の リ セ ッ ト を リ リ ース し ます。
b.
使用 さ れ る BITSLICE のグ ロ ーバル リ セ ッ ト (RST) を リ リ ース し ます。
c.
BITSLICE_CONTROL のグ ロ ーバル リ セ ッ ト (RST) を リ リ ース し ます。
4.
次に、 CLKOUTPHYEN を High にアサー ト す る こ と に よ っ て、 PLL の CLKOUTPHY ク ロ ッ ク を イ ネーブルに し
ます。
5.
DLY_RDY お よ び VTC_RDY が High にアサー ト さ れ る ま で待機 し ます。
6.
少な く と も アプ リ ケーシ ョ ンの 64 ク ロ ッ ク サ イ ク ル分の遅延に配慮 し てか ら 、 アプ リ ケーシ ョ ンの リ セ ッ ト 信
号を リ リ ース し ます。 こ の時点か ら 、 IDELAYE3 お よ び ODELAYE3 の リ セ ッ ト 信号はアプ リ ケーシ ョ ンに よ っ
て動作可能にな り ます。
各手順の間には、 少な く と も アプ リ ケーシ ョ ンの 4 ク ロ ッ ク サ イ ク ル分の遅延を挿入 し ます。 こ の よ う な設計に よ っ
て、 リ セ ッ ト 終了の タ イ ミ ン グ を確実に順守で き ます。 遅延の生成には、 カ ウ ン タ ーやシ フ ト レ ジ ス タ を使用で き ま
す。 ア ド レ ス入力を介 し てシ フ ト レ ジ ス タ ロ ジ ッ ク (SRL) を使用する と 、 可変遅延を構築で き ます。
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第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
ニブル内でのネイ テ ィ ブ モー ド と非ネイ テ ィ ブ モー ド の I/O の混在
「RXTX_BITSLICE」 セ ク シ ョ ン で 説 明 し た よ う に、 BITSLICE_CONTROL は、 ニ ブ ル 内 の 1 つ以上 の BITSLICE
(RX_BITSLICE/TX_BITSLICE ま た は RXTX_BITSLICE) に接続 さ れ、 BITSLICE I/O の位置は、 専用制御バ ス 接続に
よ っ て決定 さ れます。
ネ イ テ ィ ブ モー ド のニブル内に、 未使用の I/O BITSLICE があ る 場合、 その他の I/O を任意の位置に配置 (混在) で き
ます。 I/O バ ッ フ ァ ーは通常の方法で接続 さ れ る ため、 デザ イ ンでは特別な接続は不要です。 ネ イ テ ィ ブ モー ド のニ
ブル内で混在 さ せ る 場合、 コ ン ポーネ ン ト モー ド のすべての I/O ロ ジ ッ ク エ レ メ ン ト (IFD/OFD、 IDDRE1/ODDRE1、
IDELAYE3/ODELAYE3、 ISERDES/OSERDES) も 利用で き ます。
コ ン ポーネ ン ト
モ ー ド の IDELAYE3/ODELAYE3 を ネ イ テ ィ ブ モ ー ド の ニ ブ ル 内 で 混在 さ せ る に は、
IODELAY_GROUP 制約を使用す る 必要があ り 、 DELAY エ レ メ ン ト に接続 さ れたすべての I/O を、 LOC 制約を使用 し
て 配 置 す る 必 要 が あ り ま す。 IDELAYCTRL
エ レ メ ン ト を、 混 在 さ せ た コ ン ポ ー ネ ン ト
モー ド の
IDELAYE3/ODELAYE3 イ ン ス タ ン ス に関連付 け な い よ う にす る 必要が あ り ま す。 こ れは、 ネ イ テ ィ ブ モー ド の
BITSLICE_CONTROL が、ニブル内で遅延キ ャ リ ブ レーシ ョ ン を実行す る よ う に既に設定 さ れてい る ためです。Vivado
Design Suite を使用 し て混在 し た遅延を実装す る には、BITSLICE_CONTROL イ ン ス タ ン スお よ びニブル内で混在 さ せ
る コ ン ポーネ ン ト モー ド の各 IDELAYE3/ODELAYE3 イ ン ス タ ン ス の両方に、 IODELAY_GROUP 制約を配置 し ます。
次の構文を使用 し ます。
set_property IODELAY_GROUP MIXED_DELAY_GROUP_NAME [get_cells BITSLICE_CONTROL_INST]
set_property IODELAY_GROUP MIXED_DELAY_GROUP_NAME [get_cells COMPONENT_MODE_DELAY_INST]
複数のニブルにわた っ て混在 さ せ る 場合、 ニブルご と に個別の IODELAY_GROUP を作成 し ます。
BITSLICE_CONTROL で 使用 さ れ る マ ス タ ー ク ロ ッ ク の 周波数 は、 混在 さ せ た コ ン ポ ー ネ ン ト モ ー ド の
IDELAYE3/ODELAYE3 イ ン ス タ ン ス の REFCLK_FREQUENCY 属性 で 指定 し ま す。 BITSLICE_CONTROL か ら の
VTC_RDY 信号は、 混在ニブル内のネ イ テ ィ ブお よ び非ネ イ テ ィ ブのすべての遅延のキ ャ リ ブ レーシ ョ ンが完了 し た
こ と を示 し ます。
ネ イ テ ィ ブ モ ー ド の 遅延 と コ ン ポ ー ネ ン ト モ ー ド の 遅延 が 混在 し な い 場合、 BITSLICE_CONTROL に 対 し て
IODELAY_GROUP 制約を指定す る 必要はあ り ません。
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241
第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
図 2-53 に、 混在モー ド のバ イ ト の例を示 し ます。
X-Ref Target - Figure 2-53
%86B&21752/
97&B5'<
8SSHU
%,76/,&(B&21752/
5'<
,%8)
3//B&/.
,'(/$<
%,76/,&(
3$'
,%
2
%,76/,&(
3$'
,%8)'6
3$'
,%
2
3$'
,%8)'6
5;B%,76/,&(
3$'
2%
2
,
%,76/,&(
3$'
2%8)'6
7;B%,76/,&(
,
5;B%,76/,&(
,
2
,
3$'
%\WH
2%8)
7;B%,76/,&(
2%8)
,
,6(5'(6
,'(/$<
26(5'(6
2'(/$<
%86B&21752/
3$'
,%8)
2
,
,
%,76/,&(
3$'
3$'
3$'
2%8)
2
2
,
3$'
2%8)
2
,
7;B%,76/,&(
2
3$'
97&B5'<
/RZHU
%,76/,&(B&21752/
3//B&/.
3//
&/.2873+<
8*BFBB
図 2-53 : 混在モー ド のバイ ト の例
図 2-53 に示 し た混在ニブルの XDC 制約の例を次に示 し ます。
set_property
set_property
set_property
set_property
IODELAY_GROUP
IODELAY_GROUP
IODELAY_GROUP
IODELAY_GROUP
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UPPER_GROUP
UPPER_GROUP
LOWER_GROUP
LOWER_GROUP
[get_cells
[get_cells
[get_cells
[get_cells
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UPPER_BITSLICE_CONTROL_INST]
UPPER_RXBIT_0/IDELAYE3]
LOWER_BITSLICE_CONTROL_INST]
LOWER_RXBIT_0/IDELAYE3]
242
第 2 章 : SelectIO ロ ジ ッ ク リ ソ ース
set_property
set_property
set_property
set_property
…
set_property
set_property
set_property
IODELAY_GROUP LOWER_GROUP [get_cells LOWER_TXBIT_0/ODELAYE3]
PACKAGE_PIN PAD12 [get_ports UPPER_RXBIT_0]
PACKAGE_PIN PAD11 [get_ports UPPER_TXOUT_0_N]
PACKAGE_PIN PAD10 [get_ports UPPER_TXOUT_0_P]
PACKAGE_PIN PAD3 [get_ports LED_OUT]
PACKAGE_PIN PAD2 [get_ports LOWER_RX_BIT_0]
PACKAGE_PIN PAD1 [get_ports LOWER_TX_BIT_0]
図 2-53 の例についての注意事項を説明 し ます。
•
•
上位ニブル
-
上位 BITSLICE 位置 0 には、 1 つの入力差動ス ト ロ ーブ/ ク ロ ッ ク があ り 、 パ ッ ド 6 お よ び 7 を使用 し て
い ます。こ れは、ネ イ テ ィ ブ モー ド の RX_BITSLICE (DATA_AND_CLOCK) を使用 し て取 り 込まれます。
-
BITSLICE 位置 2 (RX_BITSLICE) お よ び 4 (TX_BITSLICE) には、さ ら に 2 つのネ イ テ ィ ブ モー ド のデー
タ BITSLICE があ り 、 それぞれ差動 I/O を使用 し てい ます。
-
パ ッ ド 12 の上位 BITSLICE 位置 6 には、 内部 ロ ジ ッ ク を直接駆動す る 混在 さ せた 1 つの コ ン ポーネ ン
ト モー ド の IDELAYE3 があ り 、 シ ン グルエン ド IBUF を使用 し てい ます。
-
XDC 制約は、 UPPER_GROUP と い う 名前の IODELAY_GROUP を定義 し て、 コ ン ポーネ ン ト モー ド の
IDELAYE3 と 、 上位 BITSLICE_CONTROL イ ン ス タ ン ス を グループ化 し ます。
-
上位ニブル内の 7 つの IOB は、 すべて使用 さ れてい ます。
下位ニブル
°
ネ イ テ ィ ブ モー ド の 2 つの TX_BITSLICES が、 2 つの下位 BITSLICE 位置 4 お よ び 5 にあ り 、 パ ッ ド 4 お よ
び 5 でシ ン グルエン ド OBUF を駆動 し ます。
°
混在 コ ン ポーネ ン ト モー ド の 2 つの遅延が、 下位ニブルにあ り ます。 1 つは、 位置 1 で ISERDESE3 を駆動
す る IDELAYE3、 も う 1 つは、 位置 0 で ODELAYE3 を駆動する OSERDESE3 です。
°
°
°
°
°
も う 1 つの非ネ イ テ ィ ブ I/O が、 下位ニブルにあ り ます。 信号 LED_OUT は、 ど の I/O ロ ジ ッ ク エ レ メ ン ト
も 使用せずに、 I/O を直接駆動 し ます。 こ れは、 単に LOC 制約を使用 し て I/O を適切なパ ッ ケージ ピ ンに配
置す る こ と に よ っ て実現 さ れます。
XDC 制約は、 LOWER_GROUP と い う 名前の IODELAY_GROUP を定義 し て、 コ ン ポーネ ン ト モー ド の
ODELAYE3 お よ び IDELAYE3 と 、 下位 BITSLICE_CONTROL イ ン ス タ ン ス を グループ化 し ます。
下位ニブル内の 6 つの IOB の う ち、 5 つが使用 さ れてい ます。 別の I/O を未使用のパ ッ ド 2 に配置す る こ と
も 可能です。 こ れは、 対象の I/O が SelectIO バン ク の組み合わせ規則に適合 し てい る 場合に限 り 、 XDC の例
の LED_OUT で行っ てい る よ う に適切な PACKAGE_PIN プ ロ パテ ィ を適用す る こ と に よ っ て行 う こ と がで
き ます。
PLL を使用 し 、 PLL_CLK 専用パ ス を用いて、 上位 BITSLICE_CONTROL お よ び下位 BITSLICE_CONTROL
の両方に マ ス タ ー
ク ロ ッ ク を 供給 し ま す。 こ の ク ロ ッ ク は、 混在 コ ン ポ ー ネ ン ト
モー ド の
IDELAYE3/ODELAYE3 (お よ びネ イ テ ィ ブ モー ド の遅延) に対 し て BISC の基準 ク ロ ッ ク と し て使用 さ れ る
ため、 こ の ク ロ ッ ク の周波数を、 REFCLK_FREQUENCY 属性で コ ン ポーネ ン ト モー ド の遅延 イ ン ス タ ン ス
ご と に設定す る 必要があ り ます。 コ ン ポーネ ン ト モー ド の IDELAYCTRL エ レ メ ン ト を、 こ のバ イ ト 内の コ
ン ポーネ ン ト モー ド の遅延 イ ン ス タ ン ス に関連付けない よ う にする 必要があ り ます。
2 つの BITSLICE_CONTROL か ら の VTC_RDY 信号は、2 つのニブルの BISC が完了 し た こ と を伝え ます。 こ
れは、 コ ン ポーネ ン ト モー ド の IDELAY_CTRL RDY 信号が非混在コ ン ポーネ ン ト モー ド のニブルに関 し て
伝え る の と 同 じ 機能です。
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243
第 3章
HD I/O リ ソ ース
HD I/O バン クの概要
HD (High-Density) I/O バン ク は、電圧範囲が 3.3V ～ 1.2V の さ ま ざ ま な I/O 規格に対応す る よ う 設計 さ れた SelectIO リ
ソ ース です。 HD I/O は、 最大 250Mb/s のデー タ レー ト で動作す る 、 シ ン グルエン ド 、 電圧参照型、 お よ び疑似差動
I/O 規格向けに最適化 さ れてい ます。 制限付 き (外部終端の使用) で真の差動入力 も サポー ト す る ため、 LVDS お よ び
LVPECL ク ロ ッ ク 入力に も 対応で き ます。 ま た、 HD I/O には、 非同期、 シ ス テ ム同期、 お よ び ク ロ ッ ク ベース の ソ ー
ス同期 イ ン タ ーフ ェ イ ス をサポー ト す る ために、レ ジ ス タ やス タ テ ィ ッ ク 遅延 ラ イ ン な ど の イ ン タ ーフ ェ イ ス ロ ジ ッ
ク も 含まれます。 表 3-1 に、 HD I/O バン ク でサポー ト さ れ る 機能を示 し ます。
重要 : HD I/O バン ク は、 Zynq UltraScale+ MPSoC お よ び Kintex UltraScale+ デバ イ ス でのみサポー ト さ れてい ます。
表 3-1 : HD I/O バン ク でサポー ト さ れる機能
機能
HD I/O バン ク サポー ト
3.3V I/O 規格
LVTTL お よ び LVCMOS
2.5V I/O 規格
LVCMOS お よ び LVDS(1)
1.8V I/O 規格
LVCMOS、 SSTL(2)(3)、 お よ び HSTL(2)(3)
1.5V I/O 規格
LVCMOS、 SSTL(2)(3)、 お よ び HSTL(2)(3)
1.35V I/O 規格
SSTL(2)(3)
1.2V I/O 規格
LVCMOS、 SSTL(2)(3)、 お よ び HSTL(2)(3)
LVDS お よ び LVPECL
入力でサポー ト (外部終端を使用)(1)
VREF
HD I/O バ ン ク で 内部 VREF が サ ポ ー ト さ れ る ( 外部
VREF 不要)
最大デー タ レー ト
250Mb/s
出力駆動能力の制御
サポー ト
出力スルー レー ト の制御
サポー ト
プルア ッ プ、 プルダ ウ ン、 キーパー
サポー ト
SDR お よ び DDR イ ン タ ーフ ェ イ ス用 ILOGIC
サポー ト
SDR お よ び DDR イ ン タ ーフ ェ イ ス用 OLOGIC
サポー ト
ZHOLD (ゼ ロ ホール ド のための固定遅延)
サポー ト
内部差動終端 (DIFF_TERM)
非サポー ト
デ ジ タ ル制御 イ ン ピ ー ダ ン ス (DCI) お よ び DCI カ ス
ケー ド 接続
非サポー ト
ISERDES、 OSERDES
非サポー ト
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第 3 章 : HD I/O リ ソ ース
表 3-1 : HD I/O バン ク でサポー ト さ れる機能 (続き)
機能
HD I/O バン ク サポー ト
プ ロ グ ラ ム可能な遅延 (IDELAY、 ODELAY)
非サポー ト
注記 :
1. 差動終端ま たは LVDS 出力はサポー ト さ れてい ません。 こ れ ら の機能は、 同 じ デバ イ ス内の HP (High-Performance) I/O バン ク
でサポー ト さ れます。
2. オプシ ョ ンで 50Ω のオ ン ダ イ 入力終端が SSTL お よ び HSTL 入力でサポー ト さ れてい ます。
3. SSTL、 HSTL、 お よ び HSUL のサポー ト に よ っ て、 レ ガシ イ ン タ ーフ ェ イ スお よ びオンチ ッ プ イ ン タ ーフ ェ イ ス が可能にな り
ます。 DRAM メ モ リ デバ イ ス (DDR3、 DDR4、 LPDDR2、 ま たは LPDDR3) への イ ン タ ーフ ェ イ ス はサポー ト さ れてい ません。
HD I/O バン クの リ ソ ース
各 HD I/O バン ク には 24 本の I/O ピ ンが含まれます。 こ れ ら はすべて、 シ ン グルエン ド や電圧参照型の規格を使用す
る 場合の入力、 出力、 ま たは双方向モー ド をサポー ト し ます。 差動入力 (レ シーバーのみ) ま たは疑似差動の I/O 規格
には、 隣接す る I/O ピ ン ペア を使用で き ます。
HD I/O バン クの機能
HD I/O バン ク は、 次の機能をサポー ト し ます。
出力スルー レー ト の制御
SLEW の設定値 と し て、 FAST お よ び SLOW がサポー ト さ れてい ます。 スルー レー ト を高速にす る と ポ イ ン ト 間 イ ン
タ ーフ ェ イ ス が よ り 高速にな り 、低速にする と マルチ ド ロ ッ プ イ ン タ ーフ ェ イ ス で反射を最小限に抑え る こ と がで き
ます。
出力駆動能力
LVCMOS お よ び LVTTL 出力バ ッ フ ァ ーの場合、 任意の駆動能力 (単位 : mA) を DRIVE 属性で指定で き ます。 表 3-2
に、 DRIVE 属性で指定で き る 値を示 し ます。
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第 3 章 : HD I/O リ ソ ース
キ ャ リ ブ レーシ ョ ン な し の入力終端
すべての電圧参照型 I/O 規格では、 キ ャ リ ブ レーシ ョ ン な し の ODT (オン ダ イ 分割終端) がサポー ト さ れてい ます。 サ
ポー ト さ れ る 規格は、 SSTL (1.8V、 1.5V、 1.35V、 1.2V) お よ び HSTL (1.8V、 1.5V) です。 入力終端は、 ユーザーがプ
ロ グ ラ ム可能で、 50Ω の分割終端 (RTT_48) に設定で き ます。
内部 VREF
SSTL、 HSTL、 お よ び HSUL 規格で必要 と な る VREF 電源はデバ イ ス内で生成 さ れ る ため、 PCB 上に VREF 電源レー
ルは不要で VREF 用にパ ッ ケージ ピ ン を割 り 当て る 必要 も あ り ません。 内部生成 さ れた VREF は VCCO 電源レールを
ソ ース と し てい ます。
プルア ッ プ、 プルダウ ン、 キーパー
I/O バ ッ フ ァ ー (入力、 出力、 お よ び双方向) は、 ユーザーがプ ロ グ ラ ム可能なオプシ ョ ン (弱いプルア ッ プ抵抗、 弱
いプルダ ウ ン抵抗、 ま たは弱いキーパー回路) をサポー ト し てい ます。
IBUFDISABLE
入力バ ス がア イ ド ル ス テー ト の場合の消費電力を削減す る ため、 イ ン タ ー コ ネ ク ト ロ ジ ッ ク か ら の制御信号を使用
し て IBUFDISABLE 入力バ ッ フ ァ ーを動的に無効にで き ます。
HD I/O でサポー ト さ れる規格
SelectIO ピ ンは、 さ ま ざ ま な I/O 規格に合わせて構成で き ます。
•
シ ン グルエン ド I/O 規格 (LVTTL お よ び LVCMOS)
•
電圧参照型 I/O 規格 (SSTL、 HSTL、 お よ び HSUL)
•
疑似差動 I/O 規格 (差動 SSTL お よ び差動 HSTL)
•
真の差動入力 (LVDS、 LVPECL)
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第 3 章 : HD I/O リ ソ ース
表 3-2 に、 HD I/O でサポー ト さ れ る 規格お よ び各機能を示 し ます。
表 3-2 : HD I/O でサポー ト さ れる規格
I/O 規格
ド ラ イバー機能
レ シーバー機能
DRIVE
SLEW
ODT
LVCMOS12(1)(2)
4、 8、 12
SLOW、 FAST
–
LVCMOS15(1)(2)
4、 8、 12、 16
SLOW、 FAST
–
LVCMOS18(1)(2)
4、 8、 12、 16
SLOW、 FAST
–
LVCMOS25(1)(2)
4、 8、 12、 16
SLOW、 FAST
–
LVCMOS33(1)(2)
4、 8、 12、 16
SLOW、 FAST
–
LVTTL(1)(2)
4、 8、 12、 16
SLOW、 FAST
–
HSUL_12(1)
–
SLOW、 FAST
–
HSTL_I(1)
–
SLOW、 FAST
RTT_48
HSTL_I_18(1)
–
SLOW、 FAST
RTT_48
SSTL18_I(1)
–
SLOW、 FAST
RTT_48
SSTL18_II(1)
–
SLOW、 FAST
RTT_48
SSTL15(1)
–
SLOW、 FAST
RTT_48
SSTL15_II(1)
–
SLOW、 FAST
RTT_48
SSTL135(1)
–
SLOW、 FAST
RTT_48
SSTL135_II(1)
–
SLOW、 FAST
RTT_48
SSTL12(1)
–
SLOW、 FAST
RTT_48
DIFF_HSTL_I(1)
–
SLOW、 FAST
RTT_48
DIFF_HSTL_I_18(1)
–
SLOW、 FAST
RTT_48
DIFF_SSTL18_I(1)
–
SLOW、 FAST
RTT_48
DIFF_SSTL18_II(1)
–
SLOW、 FAST
RTT_48
DIFF_SSTL15(1)
–
SLOW、 FAST
RTT_48
DIFF_SSTL15_II(1)
–
SLOW、 FAST
RTT_48
DIFF_SSTL135(1)
–
SLOW、 FAST
RTT_48
DIFF_SSTL135_II(1)
–
SLOW、 FAST
RTT_48
DIFF_SSTL12(1)
–
SLOW、 FAST
RTT_48
DIFF_HSUL_12
–
SLOW、 FAST
RTT_48
N/A
N/A
–
LVDS_25 (レ シーバーのみ)(1)
N/A
N/A
–
SUB_LVDS (レ シーバーのみ)(1)
N/A
N/A
–
SLVS_400_25 (レ シーバーのみ)(1)
N/A
N/A
–
LVPECL
(レ シーバーのみ)(1)
注記 :
1. 最大動作周波数は 250Mb/s です。
2. 駆動能力が 4mA の場合、 最大動作周波数は 125Mb/s に制限 さ れます。
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247
第 3 章 : HD I/O リ ソ ース
HD I/O イ ン タ ー フ ェ イ ス ロ ジ ッ ク
HD I/O ピ ンには、 さ ま ざ ま な I/O イ ン タ ーフ ェ イ ス を有効にす る I/O イ ン タ ーフ ェ イ ス ロ ジ ッ ク (IOI) ブ ロ ッ ク があ
り ます。 HD I/O IOI は、 OLOGIC ブ ロ ッ ク と ILOGIC ブ ロ ッ ク で構成 さ れてい ます。
サポー ト さ れ る イ ン タ ーフ ェ イ ス は次の と お り です。
•
非同期 (ま たは組み合わせ) 入力お よ び出力 イ ン タ ーフ ェ イ ス
•
IOI ま たは イ ン タ ーコ ネ ク ト ロ ジ ッ ク 内の SDR レ ジ ス タ を用いたシ ス テ ム同期 イ ン タ ーフ ェ イ ス。 サポー ト さ
れ る フ リ ッ プ フ ロ ッ プ プ リ ミ テ ィ ブは次の と お り です。
°
FDCE : ク ロ ッ ク イ ネーブル と 非同期 ク リ ア を備えた フ リ ッ プ フ ロ ッ プ
°
FDPE : ク ロ ッ ク イ ネーブル と 非同期プ リ セ ッ ト を備え た フ リ ッ プ フ ロ ッ プ
°
FDRE : ク ロ ッ ク イ ネーブル と 同期 リ セ ッ ト を備えた フ リ ッ プ フ ロ ッ プ
°
FDSE : ク ロ ッ ク イ ネーブル と 同期セ ッ ト を備え た フ リ ッ プ フ ロ ッ プ
ILOGIC ブ ロ ッ ク は、 ク ロ ッ ク 挿入遅延を補正す る ために、 入力に固定の未補正ゼ ロ ホール ド (ZHOLD) 遅延 ラ
イ ン を オプシ ョ ンでサポー ト し てい ます。
•
IOI ま たは イ ン タ ー コ ネ ク ト ロ ジ ッ ク 内の DDR レ ジ ス タ を用いた ソ ース同期 イ ン タ ーフ ェ イ ス。 サポー ト さ れ
る プ リ ミ テ ィ ブは、 IDDRE1 お よ び ODDRE1 です。
DDR 入力 (IDDRE1)
UltraScale デバ イ ス の場合、 ILOGIC ブ ロ ッ ク 内に入力 DDR レ ジ ス タ を イ ンプ リ メ ン ト す る ための専用レ ジ ス タ があ
り ます。 こ の機能は、 IDDRE1 プ リ ミ テ ィ ブ を イ ン ス タ ン シエー ト し て使用 し ます。 IDDRE1 プ リ ミ テ ィ ブがサポー
ト す る 動作モー ド は次の と お り です。
•
「OPPOSITE_EDGE モー ド 」
•
「SAME_EDGE モー ド 」
•
「SAME_EDGE_PIPELINED モー ド 」
SAME_EDGE お よ び SAME_EDGE_PIPELINED モー ド の場合、 デー タ は同 じ ク ロ ッ ク エ ッ ジで イ ン タ ー コ ネ ク ト ロ
ジ ッ ク に現れます。 こ れ ら のモー ド は、 DDR_CLK_EDGE 属性で指定 し ます。
図 2-6 に IDDRE1 のブ ロ ッ ク 図を示 し ます。 表 2-1 には IDDRE1 のポー ト を示 し 、 表 2-2 には IDDRE1 の属性を示 し
ます。
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248
第 3 章 : HD I/O リ ソ ース
DDR 出力 (ODDRE1)
UltraScale デバ イ ス の場合、OLOGIC ブ ロ ッ ク 内に出力 DDR レ ジ ス タ を イ ンプ リ メ ン ト す る ための専用レ ジ ス タ があ
り ます。 こ の機能は、 ODDRE1 プ リ ミ テ ィ ブ を イ ン ス タ ン シエー ト し て使用 し ます。 ODDRE1 を使用中、 DDR マル
チプ レ ク サー処理は自動的に実行 さ れ ま す。 マルチプ レ ク サーを手動で制御す る 必要はあ り ま せん。 こ の制御は ク
ロ ッ ク で行われます。
ODDRE1 プ リ ミ テ ィ ブには ク ロ ッ ク 入力が 1 つ し かあ り ません。 ロ ーカル反転バージ ョ ンの入力 ク ロ ッ ク が、 立ち下
が り エ ッ ジ デー タ に供給 さ れます。
ODDRE1 プ リ ミ テ ィ ブは、 SAME_EDGE モー ド のみサポー ト し ます。 こ のモー ド を使用す る と 、 ODDRE1 ク ロ ッ ク
の立ち上が り エ ッ ジで、 ODDRE1 プ リ ミ テ ィ ブの両方のデー タ 入力を同時に取得で き る よ う にな る ため、 CLB や ク
ロ ッ ク リ ソ ース を節約 し て性能を向上 さ せる こ と がで き ます。 ま た、 こ のモー ド は ト ラ イ ス テー ト 制御で も サポー ト
さ れてい ます。 図 2-7 に出力 DDR の タ イ ミ ン グ図を示 し ます。 図 2-8 に ODDRE1 プ リ ミ テ ィ ブのブ ロ ッ ク 図を示 し
ます。 表 2-3 には ODDRE1 のポー ト を示 し 、 表 2-4 には ODDRE1 の属性を示 し ます。
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249
付録 A
同時ス イ ッ チ ング ノ イ ズ (SSN) 解析の終端
オプ シ ョ ン
終端オプ シ ョ ン
Vivado® Design Suite では、 タ ーゲ ッ ト デバ イ スやパ ッ ケージの I/O ピ ンに割 り 当て ら れてい る オプシ ョ ンや実際の
I/O 規格を考慮 し て、 同時ス イ ッ チン グ ノ イ ズ (SSN) 解析を実行で き ます。
各出力ピ ン には、 ボー ド 上に終端を配置す る か否か を指定す る オプシ ョ ンがあ り ます。 こ のオプシ ョ ンがあ る 場合、
各 I/O 規格のオ フチ ッ プ終端フ ィ ール ド には自動的にデフ ォ ル ト 終端が適用 さ れます。
表 A-1 に、 Vivado Design Suite に含ま れ る SSN 予測ツールを使用す る 際に、 UltraScale デバ イ ス でサポー ト さ れてい
る 各 I/O 規格のデフ ォ ル ト 終端をすべて示 し ます。 デザ イ ン内の各 I/O ピ ン に対 し て、 こ れ ら の終端を使用 し た り 、
あ る いは使用 し ない よ う に選択で き ます。
表 A-1 : 各 I/O 規格の SSN ノ イ ズ解析のデ フ ォル ト 終端
I/O 規格
ド ライブ
終端オプ シ ョ ン
BLVDS_25
–
近端に 165Ω 直列抵抗、 近端に 140Ω の差動抵抗、 お よ び遠端に 100Ω の差
動抵抗
DIFF_HSTL_I
–
遠端に VTT への 40Ω 抵抗
DIFF_HSTL_I_12
–
遠端に VTT への 40Ω 抵抗
DIFF_HSTL_I_DCI_12
–
遠端に VTT への 40Ω 抵抗
DIFF_HSTL_I_18
–
遠端に VTT への 50Ω 抵抗
DIFF_HSTL_I_DCI
–
遠端に VTT への 40Ω 抵抗
DIFF_HSTL_I_DCI_18
–
遠端に VTT への 50Ω 抵抗
DIFF_HSTL_II
–
近端に VTT への 50Ω 抵抗、 お よ び遠端に VTT への 50Ω 抵抗
DIFF_HSTL_II_18
–
近端に VTT への 50Ω 抵抗、 お よ び遠端に VTT への 50Ω 抵抗
DIFF_HSUL_12
–
なし
DIFF_HSUL_12_DCI
–
なし
DIFF_POD10
–
遠端に VCCO への 40Ω 抵抗
DIFF_POD10_DCI
–
遠端に VCCO への 40Ω 抵抗
DIFF_POD12
–
遠端に VCCO への 40Ω 抵抗
DIFF_POD12_DCI
–
遠端に VCCO への 40Ω 抵抗
DIFF_SSTL12
–
遠端に VTT への 40Ω 抵抗
DIFF_SSTL12_DCI
–
遠端に VTT への 40Ω 抵抗
DIFF_SSTL135
–
遠端に VTT への 40Ω 抵抗
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250
付録 A : 同時ス イ ッ チ ング ノ イ ズ (SSN) 解析の終端オプ シ ョ ン
表 A-1 : 各 I/O 規格の SSN ノ イ ズ解析のデ フ ォル ト 終端 (続き)
I/O 規格
ド ライブ
終端オプ シ ョ ン
DIFF_SSTL135_DCI
–
遠端に VTT への 40Ω 抵抗
DIFF_SSTL135_R
–
遠端に VTT への 40Ω 抵抗
DIFF_SSTL15
–
遠端に VTT への 40Ω 抵抗
DIFF_SSTL15_DCI
–
遠端に VTT への 40Ω 抵抗
DIFF_SSTL15_R
–
遠端に VTT への 50Ω 抵抗
DIFF_SSTL18_I
–
遠端に VTT への 50Ω 抵抗
DIFF_SSTL18_I_DCI
–
遠端に VTT への 50Ω 抵抗
DIFF_SSTL18_II
–
近端に VTT への 50Ω 抵抗、 お よ び遠端に VTT への 50Ω 抵抗
HSLVDCI_15
–
なし
HSLVDCI_18
–
なし
HSTL_I
–
遠端に VTT への 40Ω 抵抗
HSTL_I_12
–
遠端に VTT への 40Ω 抵抗
HSTL_I_DCI_12
–
遠端に VTT への 40Ω 抵抗
HSTL_I_18
–
遠端に VTT への 50Ω 抵抗
HSTL_I_DCI
–
遠端に VTT への 40Ω 抵抗
HSTL_I_DCI_18
–
遠端に VTT への 50Ω 抵抗
HSTL_II
–
近端に VTT への 50Ω 抵抗、 お よ び遠端に VTT への 50Ω 抵抗
HSTL_II_18
–
近端に VTT への 50Ω 抵抗、 お よ び遠端に VTT への 50Ω 抵抗
HSUL_12
–
なし
HSUL_12_DCI
–
なし
LVCMOS12
2
なし
LVCMOS12
4
なし
LVCMOS12
6
なし
LVCMOS12
8
なし
LVCMOS12
12
遠端に VTT への 50Ω 抵抗
LVCMOS15
2
なし
LVCMOS15
4
なし
LVCMOS15
6
なし
LVCMOS15
8
なし
LVCMOS15
12
遠端に VTT への 50Ω 抵抗
LVCMOS15
16
遠端に VTT への 50Ω 抵抗
LVCMOS18
2
なし
LVCMOS18
4
なし
LVCMOS18
6
なし
LVCMOS18
8
なし
LVCMOS18
12
遠端に VTT への 50Ω 抵抗
LVCMOS18
16
遠端に VTT への 50Ω 抵抗
LVCMOS25
4
なし
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付録 A : 同時ス イ ッ チ ング ノ イ ズ (SSN) 解析の終端オプ シ ョ ン
表 A-1 : 各 I/O 規格の SSN ノ イ ズ解析のデ フ ォル ト 終端 (続き)
I/O 規格
ド ライブ
終端オプ シ ョ ン
LVCMOS25
8
なし
LVCMOS25
12
遠端に VTT への 50Ω 抵抗
LVCMOS25
16
遠端に VTT への 50Ω 抵抗
LVCMOS33
4
なし
LVCMOS33
8
なし
LVCMOS33
12
遠端に VTT への 50Ω 抵抗
LVCMOS33
16
遠端に VTT への 50Ω 抵抗
LVDCI_15
–
なし
LVDCI_18
–
なし
LVDS
–
遠端に 100Ω の差動抵抗
LVDS_25
–
遠端に 100Ω の差動抵抗
LVDS_25_PE
–
遠端に 100Ω の差動抵抗
LVDS_PE
–
遠端に 100Ω の差動抵抗
LVTTL
4
なし
LVTTL
8
なし
LVTTL
12
遠端に VTT への 50Ω 抵抗
LVTTL
16
遠端に VTT への 50Ω 抵抗
MINI_LVDS_25
–
遠端に 100Ω の差動抵抗
POD10
–
遠端に VCCO への 40Ω 抵抗
POD10_DCI
–
遠端に VCCO への 40Ω 抵抗
POD12
–
遠端に VCCO への 40Ω 抵抗
POD12_DCI
–
遠端に VCCO への 40Ω 抵抗
PPDS_25
–
遠端に 100Ω の差動抵抗
RSDS_25
–
遠端に 100Ω の差動抵抗
SSTL12
–
遠端に VTT への 40Ω 抵抗
SSTL12_DCI
–
遠端に VTT への 40Ω 抵抗
SSTL135
–
遠端に VTT への 40Ω 抵抗
SSTL135_DCI
–
遠端に VTT への 40Ω 抵抗
SSTL135_R
–
遠端に VTT への 40Ω 抵抗
SSTL15
–
遠端に VTT への 40Ω 抵抗
SSTL15_DCI
–
遠端に VTT への 40Ω 抵抗
SSTL15_R
–
遠端に VTT への 50Ω 抵抗
SSTL18_I
–
遠端に VTT への 50Ω 抵抗
SSTL18_I_DCI
–
遠端に VTT への 50Ω 抵抗
SSTL18_II
–
近端に VTT への 50Ω 抵抗、 お よ び遠端に VTT への 50Ω 抵抗
TMDS_33
–
遠端に 3.3V への 50Ω 抵抗
SUB_LVDS
–
遠端に 100Ω の差動抵抗
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252
付録 A : 同時ス イ ッ チ ング ノ イ ズ (SSN) 解析の終端オプ シ ョ ン
図 A-1 に、 こ れ ら の終端を示 し ます。
X-Ref Target - Figure A-1
˖1HDUHQG3DUDOOHO7HUPLQDWLRQWR977
˖)DUHQG3DUDOOHO7HUPLQDWLRQWR977
13B977BB)3B977B
8QWHUPLQDWHG
= ˖
977 9&&2
˖
˖
˖)DUHQG3DUDOOHO7HUPLQDWLRQWR9&&2
)3B9&&2B
977 9&&2
= ˖
9&&2
˖
˖)DUHQG'LIIHUHQWLDO7HUPLQDWLRQ)'B
= ˖
=',)) ˖
˖
.˖)DUHQG3DUDOOHO7HUPLQDWLRQWR9&&2
)3B9&&2B
9&&2
˖1HDU6HULHV˖1HDU'LIIHUHQWLDO
˖)DU'LIIHUHQWLDO
16BB1'BB)'B
.˖
˖
= ˖
˖
˖)DUHQG3DUDOOHO7HUPLQDWLRQWR9
)3BB
= ˖
˖
= ˖
˖
˖1HDU6HULHV˖1HDU'LIIHUHQWLDO
˖)DU'LIIHUHQWLDO
16BB1'BB)'B
9
˖
˖
= ˖
˖
= ˖
˖
= ˖
˖
.˖)DUHQG3DUDOOHO7HUPLQDWLRQWR9
)3BB
˖3DUDOOHO7HUPLQDWLRQWR9&&2
)3B9&&2B
9&&2
9
.˖
˖
= ˖
= ˖
˖)DUHQG3DUDOOHO7HUPLQDWLRQWR977
)3B977B
˖3DUDOOHO7HUPLQDWLRQWR977
)3B977B
977 9&&2
977 9&&2
˖
˖
= ˖
= ˖
8*BD$BB
図 A-1 : デ フ ォル ト 終端
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付録 B
その他の リ ソ ースおよび法的通知
ザイ リ ン ク ス リ ソ ース
ア ンサー、 資料、 ダ ウ ン ロ ー ド 、 フ ォー ラ ム な ど のサポー ト リ ソ ース は、 ザ イ リ ン ク ス サポー ト サ イ ト を参照 し て
く だ さ い。
ソ リ ュ ーシ ョ ン セ ン タ ー
デバ イ ス、 ツール、 IP のサポー ト については、 ザ イ リ ン ク ス ソ リ ュ ーシ ョ ン セ ン タ ーを参照 し て く だ さ い。 デザ イ
ン ア シ ス タ ン ト 、 デザ イ ン ア ド バ イ ザ リ 、 ト ラ ブルシ ュ ー ト の ヒ ン ト な ど が含まれます。
参考資料
次の文書お よ び リ ン ク は、 こ のユーザー ガ イ ド の補足資料 と し て役立ち ます。
1.
UltraScale お よ び UltraScale+ 製品の概要 :
『UltraScale アーキ テ ク チ ャ お よ び製品概要』 (DS890 : 英語版、 日本語版)
『Zynq UltraScale+ MPSoC 概要デー タ シー ト 』 (DS891 : 英語版、 日本語版)
2.
UltraScale お よ び UltraScale+ デバ イ ス のデー タ シー ト :
『Kintex UltraScale FPGA デー タ シー ト : DC 特性お よ び AC ス イ ッ チ特性』 (DS892 : 英語版、 日本語版)
『Virtex UltraScale FPGA デー タ シー ト : DC 特性お よ び AC ス イ ッ チ特性』 (DS893 : 英語版、 日本語版)
『Zynq UltraScale+ MPSoC デー タ シー ト : DC 特性お よ び AC ス イ ッ チ特性』 (DS925 : 英語版、 日本語版)
3.
UltraScale お よ び UltraScale+ デバ イ ス のパ ッ ケージお よ びピ ン配置 :
『Kintex UltraScale お よ び Virtex UltraScale FPGA のパ ッ ケージお よ びピ ン配置ユーザー ガ イ ド 』 (UG575 : 英語版、
日本語版)
『Zynq UltraScale+ MPSoC パ ッ ケージお よ びピ ン配置ユーザー ガ イ ド 』 (UG1075)
4.
『UltraScale アーキ テ ク チ ャ コ ン フ ィ ギ ュ レーシ ョ ン ユーザー ガ イ ド 』 (UG570 : 英語版、 日本語版)
5.
『UltraScale アーキ テ ク チ ャ ラ イ ブ ラ リ ガ イ ド 』 (UG974 : 英語版、 日本語版)
6.
『Vivado Design Suite プ ロ パテ ィ リ フ ァ レ ン ス ガ イ ド 』 (UG912 : 英語版、 日本語版)
7.
EIA (米国電子工業会) の JEDEC の ウ ェ ブサ イ ト : www.jedec.org
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254
付録 B : その他の リ ソ ースおよび法的通知
8.
『Vivado Design Suite ユーザー ガ イ ド : シ ス テ ム レベル デザ イ ン入力』 (UG895 : 英語版、 日本語版)
9.
『UltraScale アーキ テ ク チ ャ ク ロ ッ キ ン グ リ ソ ース ユーザー ガ イ ド 』 (UG572 : 英語版、 日本語版)
10. 『 ロ ジ ッ ク での Bitslip 機能』 (XAPP1208 : 英語版、 日本語版)
11. 『UltraFast 設計手法ガ イ ド (Vivado Design Suite 用)』 (UG949 : 英語版、 日本語版)
12. 『Zynq UltraScale+ MPSoC テ ク ニ カル リ フ ァ レ ン ス マニ ュ アル』 (UG1085)
法的通知
本通知に基づいて貴殿ま たは貴社 (本通知の被通知者が個人の場合には 「貴殿」 、 法人その他の団体の場合には 「貴社」 。 以下同 じ )
に開示 さ れ る 情報 (以下 「本情報」 と いい ます) は、 ザ イ リ ン ク ス の製品を選択お よ び使用す る こ と のためにのみ提供 さ れます。 適
用 さ れ る 法律が許容す る 最大限の範囲で、 (1) 本情報は 「現状有姿」、 お よ びすべて受領者の責任で (with all faults) と い う 状態で提供
さ れ、 ザ イ リ ン ク ス は、 本通知を も っ て、 明示、 黙示、 法定を問わず (商品性、 非侵害、 特定目的適合性の保証を含みますが こ れ ら
に限 ら れません)、 すべての保証お よ び条件を負わない (否認す る ) も の と し ます。 ま た、 (2) ザ イ リ ン ク ス は、 本情報 (貴殿ま たは貴
社に よ る 本情報の使用を含む) に関係 し 、 起因 し 、 関連す る 、 いかな る 種類 ・ 性質の損失ま たは損害について も 、 責任を負わない
(契約上、 不法行為上 (過失の場合を含む)、 その他のいかな る 責任の法理に よ る かを問わない) も の と し 、 当該損失ま たは損害には、
直接、 間接、 特別、 付随的、 結果的な損失ま たは損害 (第三者が起 こ し た行為の結果被っ た、 デー タ 、 利益、 業務上の信用の損失、
その他あ ら ゆ る 種類の損失や損害を含みま す) が含ま れ る も の と し 、 それは、 た と え当該損害や損失が合理的に予見可能であ っ た
り 、 ザ イ リ ン ク ス がそれ ら の可能性について助言を受け ていた場合であ っ た と し て も 同様です。 ザ イ リ ン ク ス は、 本情報に含ま れ
る いかな る 誤 り も 訂正す る 義務を負わず、 本情報 ま たは製品仕様のア ッ プデー ト を貴殿 ま たは貴社に知 ら せ る 義務 も 負い ま せん。
事前の書面に よ る 同意のない限 り 、 貴殿ま たは貴社は本情報を再生産、 変更、 頒布、 ま たは公に展示 し てはな り ません。 一定の製
品は、 ザ イ リ ン ク ス の限定的保証の諸条件に従 う こ と と な る ので、 http://japan.xilinx.com/legal.htm#tos で見 ら れ る ザ イ リ ン ク ス の販
売条件を参照 し て く だ さ い。 IP コ アは、 ザ イ リ ン ク ス が貴殿ま たは貴社に付与 し た ラ イ セ ン ス に含ま れ る 保証 と 補助的条件に従 う
こ と にな り ます。 ザ イ リ ン ク ス の製品は、 フ ェ イ ルセーフ と し て、 ま たは、 フ ェ イ ルセーフ の動作を要求す る アプ リ ケーシ ョ ンに
使用す る ために、 設計 さ れた り 意図 さ れた り し てい ません。 その よ う な重大な アプ リ ケーシ ョ ン にザ イ リ ン ク ス の製品を使用す る
場合の リ ス ク と 責任は、 貴殿ま たは貴社が単独で負 う も のです。 http://japan.xilinx.com/legal.htm#tos で見 ら れ る ザ イ リ ン ク ス の販売
条件を参照 し て く だ さ い。
自動車用のア プ リ ケーシ ョ ンの免責条項
ザ イ リ ン ク ス の製品は、 フ ェ イ ルセーフ と し て設計 さ れた り 意図 さ れてはお ら ず、 ま た、 フ ェ イ ルセーフ の動作を要求す る アプ リ
ケーシ ョ ン (具体的には、 (I) エアバ ッ グの展開、 (II) 車の コ ン ト ロ ール (フ ェ イ ルセーフ ま たは余剰性の機能 (余剰性を実行す る ため
のザ イ リ ン ク ス の装置に ソ フ ト ウ ェ ア を使用す る こ と は含ま れ ま せん) お よ び操作者が ミ ス を し た際の警告信号があ る 場合を除 き
ます)、 (III) 死亡や身体傷害を導 く 使用、 に関す る アプ リ ケーシ ョ ン) を使用す る ために設計 さ れた り 意図 さ れた り も し てい ません。
顧客は、 その よ う な アプ リ ケーシ ョ ンにザ イ リ ン ク ス の製品を使用す る 場合の リ ス ク と 責任を単独で負い ます。
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入力可能です。 いただ き ま し た ご意見を参考に早急に対応 さ せていただ き ます。 なお、 こ の メ ール ア ド レ スへのお問い合わせは受
け付けてお り ません。 あ ら か じ めご了承 く だ さ い。
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講師：山下 雅彦さん (DCI日本運営委員、東海大学教授)

ダウンロード - 全国学校事故・事件を語る会

ウィザーズ・アカウントならびに DCI 番号の取得方法

パーキンソン病診療のポイント 青森県立中央病院 神経内科 冨山誠彦

2015 年 2 月 12 日 各位 DCI パートナーズ株式会社 大和企業投資株式

論文審査の結果の要旨 Effects of aging and acid reflux

平成 26年度 岡山県カラーガード講習会 開催要項 ～世界レベルで活躍

「大和日台バイオベンチャー投資事業有限責任組合」設立のお知らせ