2.5Gbps、低電力、+3.3V クロックリカバリ及びデータリタイミングIC

19-1631; Rev 0a; 8/01
2.5Gbps、低電力、+3.3V
クロックリカバリ及びデータリタイミングIC
特長 _______________________________
MAX3876は、2.488Gbps SDH/SONETアプリケー
ション用のコンパクトな低電力クロックリカバリ及び
データリタイミングICです。完全集積化された位相ロック
ループが、シリアルNRZデータ入力からの同期クロック信号を
再生します。データは再生されたクロックによって
リタイミングされます。差動CML出力がクロック及び
データ信号に対して提供されており、システムループバック
診断テスト用として別の2.488Gbpsシリアル入力が
提供されています。更にこのデバイスには、TTLコンパ
チブルのロスオブロック( LOL )モニタも含まれています。
♦ ANSI、ITU、及びBellcore SONET/SDH
リジェネレータ仕様を上回る機能性
MAX3876は、OC-48/STM-16伝送システムのセクション
リジェネレータ及びターミナルレシーバアプリケー
ション用に設計されています。ジッタ性能は、全ての
SONET/SDH仕様を上回っています。
♦ 許容差：>2500 連続同一符号
このデバイスは、- 4 0℃∼8 5℃の温度範囲において
+3.3V又は+5.0Vの単一電源で動作します。標準消費
電力は、+3.3V電源で僅か445mWとなっています。
MAX3876は、チップ形式に加え、32ピンTQFPパッ
ケージでも提供されています。
♦ 消費電力：440mW(+3.3Vの場合)
♦ クロックジッタ生成：3.7mUIRMS
♦ 電源：3.3V又は+5V単一
♦ 完全集積化クロックリカバリ及びデータリタイミング
♦ 高速入力の追加によるシステムループバック診断
テスト
♦ ロスオブロックインジケータ
♦ 差動CMLデータ及びクロック出力
型番 _______________________________
PART
アプリケーション_____________________
SDH/SONETレシーバ及びリジェネレータ
アッド/ドロップマルチプレクサ
ディジタルクロスコネクト
2.488Gbps ATMレシーバ
ディジタルビデオ送信
SDH/SONET試験機器
内部ラック/サブラック相互接続
TEMP. RANGE
PIN-PACKAGE
MAX3876EHJ
-40°C to +85°C
32 TQFP
MAX3876E/D
-40°C to +85°C
Dice*
*Dice are designed to operate over this range, but are tested
and guaranteed at TA = +25°C only. Contact factory for
availability.
ピン配置はデータシートの最後に記載されています。
標準アプリケーション回路_____________________________________________________
+3.3V
+3.3V
TTL
0.01µF
+3.3V
VCC
FILT
PHOTODIODE
LOL
VCC
OUT+
SDI+
OUT-
SDI-
SDO+
SDO-
MAX3866
0.01µF
IN
PREAMPLIFIER
MAX3831
MAX3876
4:1/1:4
TRANSCEIVER
SLBI+
SCLKO+
SCLKO-
SLBISIS
SYSTEM
LOOPBACK
TTL
FIL+
FIL-
1µF
________________________________________________________________ Maxim Integrated Products
1
本データシートに記載された内容は、英語によるマキシム社の公式なデータシートを翻訳したものです。翻訳により生じる相違及び誤りに
ついての責任は負いかねます。正確な内容の把握にはマキシム社の英語のデータシートをご参照下さい。
無料サンプル及び最新版データシートの入手にはマキシム社のホームページをご利用下さい。www.maxim-ic.com
MAX3876
概要 _______________________________
MAX3876
2.5Gbps、低電力、+3.3V
クロックリカバリ及びデータリタイミングIC
ABSOLUTE MAXIMUM RATINGS
Supply Voltage, VCC..............................................-0.5V to +7.0V
Input Voltage Levels
(SDI+, SDI-, SLBI+, SLBI-) ...........(VCC - 0.5V) to (VCC + 0.5V)
Input Current Levels (SDI+, SDI-, SLBI+, SLBI-)..............±11mA
CML Output Current Levels
(SDO+, SDO-, SCLKO+, SCLKO-) ................................±22mA
Voltage at LOL, SIS, FIL+, FIL-...................-0.5V to (VCC + 0.5V)
Continuous Power Dissipation (TA = +85°C)
32-Pin TQFP (derate 16.1mW/°C above +85°C).............1.0W
Operating Temperature Range
MAX3876EHJ..................................................-40°C to +85°C
Operating Junction Temperature Range (die) ..-55°C to +150°C
Storage Temperature Range .............................-60°C to +160°C
Processing Temperature (die) .........................................+400°C
Lead Temperature (soldering, 10s) .................................+300°C
Stresses beyond those listed under “Absolute Maximum Ratings” may cause permanent damage to the device. These are stress ratings only, and functional
operation of the device at these or any other conditions beyond those indicated in the operational sections of the specifications is not implied. Exposure to
absolute maximum rating conditions for extended periods may affect device reliability.
DC ELECTRICAL CHARACTERISTICS
(VCC = +3.0V to +5.5V, TA = -40°C to +85°C, unless otherwise noted. Typical values are at +3.3V and TA = +25°C.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
Supply Current
ICC
Excluding CML output termination
Input Common-Mode Voltage
VCM
DC-coupled
Differential Input Voltage
(SDI±, SLBI±)
VID
Single-Ended Input Voltage
(SDI±, SLBI±)
VIS
Input Termination to VCC
(SDI±, SLBI±)
RIN
CML Differential Output Voltage
Swing
VIH
VIL
VOH
TTL Output Low Voltage (LOL)
VOL
mA
V
1000
Figure 1, AC-coupled
50
1600
VCC - 0.4
VCC + 0.4
TA = 0°C to +85°C
640
800
1000
TA = -40°C
580
800
1000
85
100
115
VCC - 0.2
VCC - 0.4V
(a) AC-COUPLED SINGLE-ENDED INPUT (CML OR PECL)
V
-10
+10
µA
2.4
VCC
V
0.4
V
SCLKO+
VCC
tCK-Q
500mV
VCC - 0.25V
SDO
VCC - 0.5V
(b) DC-COUPLED SINGLE-ENDED CML INPUT
図1. 入力電圧
2
Ω
V
tCK
25mV
mVp-p
0.8
25mV
VCC
V
V
2.0
VCC + 0.4V
800mV
mVp-p
Ω
48
TTL Input Current (SIS)
TTL Output High Voltage (LOL)
UNITS
167
50
RL = 50Ω to VCC
TTL Input Low Voltage (SIS)
MAX
135
VCC - 0.25
Differential Output Impedance
TTL Input High Voltage (SIS)
TYP
Figure 1, DC-coupled
RL = 50Ω to VCC
CML Output Common-Mode
Voltage
MIN
図2. 出力クロック対Q遅延
_______________________________________________________________________________________
2.5Gbps、低電力、+3.3V
クロックリカバリ及びデータリタイミングIC
MAX3876
AC ELECTRICAL CHARACTERISTICS
(VCC = +3.0V to +5.5V, TA = -40°C to +85°C, unless otherwise noted. Typical values are at +3.3V and TA = +25°C.) (Note 2)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
Serial Output Clock Rate
MAX
UNITS
2.488
Clock-to-Q Delay
Figure 2
Jitter Peaking
f ≤ 2MHz
JP
Jitter Transfer Bandwidth
110
JBW
Jitter Tolerance
Jitter Generation
JGEN
ps
0.03
0.1
dB
1.4
2.0
MHz
f = 70kHz (Note 3)
2.1
4.4
f = 100kHz
1.76
3.32
f = 1MHz
0.41
0.74
f = 10MHz
0.32
0.51
Jitter BW = 12kHz to 20MHz
GHz
290
UIp-p
3.7
6.2
mUIRMS
19.2
61.0
mUIp-p
Clock Output Edge Speed
20% to 80%
75
ps
Data Output Edge Speed
20% to 80%
95
ps
2500
Bits
Tolerated Consecutive
Identical Digits
Input Return Loss
(SDI±, SLBI±)
100kHz to 2.5GHz
17
2.5GHz to 4.0GHz
15
dB
Note 1: Dice are tested at TA = +25°C only.
Note 2: AC characteristics are guaranteed by design and characterization.
Note 3: At jitter frequencies < 70kHz, the jitter tolerance characteristics exceed the ITU/Bellcore specifications.
標準動作特性 _______________________________________________________________
(VCC = +3.3V, TA = +25°C, unless otherwise noted.)
RECOVERED DATA AND CLOCK
(DIFFERENTIAL OUTPUT)
DATA
JITTER TOLERANCE
MAX3876 toc2
10
50mV/div
CLOCK
MAX3876 toc03
TA = +25°C
PRBS = 223-1
VIN = 50mVp-p
WIDEBAND JITTER
= 3.94psRMS
INPUT JITTER (UIp-p)
200mV/div
MAX3876 toc1
223-1 PATTERN
VIN = 50mVp-p
RECOVERED CLOCK JITTER
1
BELLCORE
MASK
PRBS = 223 - 1
50mVp-p INPUT
0.1
100ps/div
10ps/div
10k
100k
1M
10M
JITTER FREQUENCY (kHz)
_______________________________________________________________________________________
3
標準動作特性(続き) __________________________________________________________
(VCC = +3.3V, TA = +25°C, unless otherwise noted.)
JITTER TOLERANCE vs.
INPUT AMPLITUDE
0
JITTER TRANSFER (dB)
0.7
0.6
JITTER FREQUENCY = 5MHz
0.4
0.3
-0.5
BELLCORE
MASK
-1.0
10-6
BIT ERROR RATE
0.8
10-5
-1.5
MAX3876 toc06
0.5
MAX3876 toc05
JITTER FREQUENCY = 1MHz
0.5
BIT ERROR RATE vs.
INPUT AMPLITUDE
JITTER TRANSFER
MAX3876 toc04
0.9
JITTER TOLERANCE (UIp-p)
10-7
10-8
-2.0
0.2
10-9
-2.5
TA = +85°C
PRBS = 223 - 1
0.1
PRBS = 223 - 1
10-10
8.8 8.9 9.0 9.1 9.2 9.3 9.4 9.5 9.6 9.7 9.8
INPUT SIGNAL AMPLITUDE (mVp-p)
PRBS = 223 - 1
-3.0
0
10
100
1k
1000
10k
100k
1M
10M
JITTER FREQUENCY (Hz)
INPUT SIGNAL AMPLITUDE (mVp-p)
SUPPLY CURRENT
vs. TEMPERATURE
JITTER TOLERANCE
vs. PULSE-WIDTH DISTORTION
160
1MHz
1.0
MAX3876 toc08
PRBS = 223 - 1
100mVp-p INPUT
155
SUPPLY CURRENT (mA)
100kHz
MAX3876 toc07
10
JITTER TOLERANCE (UI)
MAX3876
2.5Gbps、低電力、+3.3V
クロックリカバリ及びデータリタイミングIC
150
VCC = 5.0V
145
140
135
VCC = 3.0V
130
10MHz
125
120
0.1
0
0.05
0.10
0.15
0.20
PULSE-WIDTH DISTORTION (UI)
0.25
-50
-25
0
25
50
75
100
AMBIENT TEMPERATURE (°C)
端子説明 ___________________________________________________________________
端子
1, 2, 8, 9,
10, 16, 26,
29, 32
名称
機能
GND
電源グランド
3, 6, 11,
14, 15, 17,
20, 21, 24,
27, 28
VCC
正電源電圧
4
SDI+
正データ入力。2.488Gbpsシリアルデータストリーム。
5
SDI-
負データ入力。2.488Gbpsシリアルデータストリーム。
7
SIS
信号入力選択、TTL。ローの時に通常のデータ入力で、ハイの時にシステムループバック入力になります。
12
SLBI+
正システムループバック入力。2.488Gbpsシリアルデータストリーム。
13
SLBI-
負システムループバック入力。2.488Gbpsシリアルデータストリーム。
18
SCLKO-
4
負シリアルクロック出力、CML、2.488GHz。SDO-は、SCLKO-の立下りエッジでクロックアウトされます。
_______________________________________________________________________________________
2.5Gbps、低電力、+3.3V
クロックリカバリ及びデータリタイミングIC
端子
19
名称
SCLKO+
機能
22
SDO-
負データ出力、CML、2.488Gbps
23
SDO+
正データ出力、CML、2.488Gbps
25
LOL
ロスオブロック出力、TTL、PLLロスオブロックモニタ、アクティブロー(内部10kΩプルアップ抵抗)
30
FIL-
負フィルタ入力。PLLループフィルタ接続。FIL+とFIL-の間に1.0µFコンデンサを接続して下さい。
31
FIL+
正フィルタ入力。PLLループフィルタ接続。FIL+とFIL-の間に1.0µFコンデンサを接続して下さい。
正シリアルクロック出力、CML、2.488GHz。SDO+は、SCLKO+の立上りエッジでクロックアウトされます。
SIS
FIL+
FIL-
SDO+
D
SDI+
Q
CML
CK
AMP
SDO-
SDIMUX
PHASE AND
FREQUENCY
DETECTOR
LOOP
FILTER
I
VCO
SLBI+
SCLKO+
Q
CML
SCLKO-
AMP
SLBILOL
MAX3876
TTL
図3. ファンクションダイアグラム
詳細 _______________________________
MAX3876は、完全集積化された位相ロックループ
(PLL)、入力アンプ、データリタイミングブロック及び
CML出力バッファから構成されています(図3)。PLLは、
位相/周波数ディテクタ(PFD)、ループフィルタ及び
電圧制御発振器(VCO)から構成されています。
このデバイスは、完全差動信号構成及び低ノイズ設計
技法を採用することによって、ジッタ性能及び消費電力
の最適な組合せを提供します。
入力アンプ
入力アンプは、メインデータ入力及びシステムループ
バック入力の両方に対応しています。これらのアンプは、
DCカップリングされた50mVP-P∼1000mVP-P差動入力
電圧を受け付けます。ACカップリングの場合は、差動
入力信号電圧を最大1600mV P-P まで増加できます。
ジッタ公差性能は低下しますが、ビットエラーレート
は10mVP-Pまでの入力信号に対して1・10-10よりも良好
です。PECL信号レベルとのインタフェースに関しては、
「アプリケーション情報」の項を参照して下さい。
位相ディテクタ
MAX3876で使用している位相ディテクタは、入力
データと内部クロックの位相差に比例する電圧を発生
します。PLLはそのフィードバック特性により、誤差
電圧をゼロに駆動し、再生されたクロックをリタイ
ミング用入力データアイの中央に合わせます。
_______________________________________________________________________________________
5
MAX3876
端子説明(続き) ______________________________________________________________
周波数ディテクタ
HO(j2πf) (dB)
OPEN-LOOP GAIN
ディジタル周波数ディテクタ(FD)は、スタートアップ
状態における周波数の取得を補助します。受け取った
データとVCOクロック間の周波数の差は、データ入力
信号の立上りエッジの同相及び直交VCO出力をサンプ
リングすることによって得ます。FDは、得られた周波
数差の極性に従い、周波数差がゼロになるまでVCOを
駆動します。周波数の取得処理が完了した時点で、FD
は中立状態に戻ります。異常ロッキングは、このディ
ジタル周波数ディテクタによって完全に回避できます。
CF = 1.0µF
fZ = 2.6kHz
CF = 0.1µF
fZ = 26kHz
f (kHz)
ループフィルタ及びVCO
1
位相ディテクタ及び周波数ディテクタの出力は、ループ
フィルタ内で加算されます。PLLダンピング比を設定
するには、外部コンデンサC F が必要です。このコン
デンサを選択する時のガイドラインについては、
「設計手順」
の項を参照して下さい。
ループフィルタの出力は、2.488GHzで動作する内蔵
LC VCOを制御します。VCOは低位相ノイズを提供し、
適正な周波数にトリミングされます。クロックジッタは、
12kHz∼20MHzのジッタ帯域幅で1.5psRMS(typ)です。
ロスオブロックモニタ
MAX3876周波数ディテクタには、ロスオブロック
( LOL )モニタが備わっています。ロスオブロック状態は、
直ちにTTLローとして伝えられます。PLLで周波数ロック
が発生すると、約800ns以内にLOLスイッチがTTLハイに
切り替わります。
注記：この LOL モニタは、データストリームが
MAX3876の入力に存在する時にのみ有効です。この
ため、入力信号の損失に起因するロスオブパワー状態は、
LOL では検出できません。
設計手順 _______________________________
ループフィルタの設計
MAX3876は、リジェネレータアプリケーション及び
レシーバアプリケーションの両方で使用できるように
設計されています。完全集積化PLLは、ループ帯域幅
(fL)が1.5MHz固定の典型的な二次フィードバックシス
テムです。外部コンデンサCF を調整することにより、
ループダンピングを設定できます。図4は開ループ転送
機能を、図5は閉ループ転送機能を示しています。
100
10
H(j2πf) (dB)
CF = 0.1µF
0
-3
CF = 1.0µF
f (kHz)
1
10
100
1000
図5. クローズトループトランスファーファンクション
オーバダンプシステム (fZ/fL)< 0.25の場合は、二次シス
テムのジッタピーク(MP)を次式で概算できます。
 f 
MP = 20log 1+ Z 
 fL 
例えば Cf = 0.1µFの場合は、ジッタピークは0.2dBに
なります。CF を0.01µF以下にすると、PLLが不安定
になることがあります。0.1dB以下の最大ジッタピーク
を保証するには、CF の値として1.0µFが推奨されます。
CF は低TCで、X7Rタイプ以上の品質のコンデンサで
あることが必要です。
PLLゼロ周波数f Zは外部コンデンサCFの関数で、次式で
概算できます。
fz =
6
1000
図4. オープンループトランスファーファンクション
CLOSED-LOOP GAIN
MAX3876
2.5Gbps、低電力、+3.3V
クロックリカバリ及びデータリタイミングIC
1
2π 60 CF
( )
_______________________________________________________________________________________
2.5Gbps、低電力、+3.3V
クロックリカバリ及びデータリタイミングIC
MAX3876のディジタル出力(SDO+、SDO-、SCLKO+、
SCLKO-)は、5 0ΩでV CC に内部終端されます(図6)。
信号スイング及びコモンモード電圧のレベルについては、
「DC Electrical Characteristics」の項を参照して下さい。
最も優れた性能を保証するために、差動出力の負荷の
バランスを取る必要があります。入力終端は差動で駆動
するか、SDI-又はSLBI-を電圧スイングの中心に外部バイ
アスすることによってシングルエンドで駆動できます。
ジッタ公差と入力感度のバランス
受信したデータ電圧が50mVP-P以上の場合、MAX3876は
10MHz以上のジッタ周波数で標準ジッタ公差0.51UIを
提供します。SDH/SONETジッタ公差仕様は0.15UIに
なっているため、受信プレアンプ及びポストアンプ設計
で0.36UIのジッタが許容されることになります。
PECL入力レベル
差動PECL入力レベルにインタフェースする時は、50Ω
終端を維持しながら信号を減衰することが重要です
(図7)。又、入力コモンモードレベルを維持するには、
ACカップリングが必要です。
レイアウト
MAX3876の性能は、回路ボードのレイアウトと設計
に大きく依存します。グランドインダクタンスの最小
化と、データ及びクロック信号の固定インピーダンス
伝送ラインの仕様を含め、優れた高周波数設計技法を
使用するようにして下さい。電源デカップリングは
できるだけVCCの近くに配置して下さい。又、入力はフィー
ルドスルーを低減するために、出力信号から分離して
下さい。
BERは、入力信号が10mVP-P以上の時に1・10-10よりも
良好です。この入力レベルではジッタ公差は低下しま
すが、それでもSDH/SONET仕様を上回ります。ユーザ
は、アプリケーションに応じて、ジッタ公差と入力
感度とのバランスで値を決定できます。ジッタ公差及び
BER対入力電圧のグラフについては、「標準動作特性」
を参照して下さい。
VCC
50Ω
50Ω
SDO+
SDO-
ジッタ公差対パルス幅の歪み
M A X 3 8 7 6 は、通常 0 . 2 0 U Iまでのパルス幅の歪み
(PWD)を許容でき、尚且つ正弦ジッタ公差に対するITU
及びBellcoreの仕様を上回ります。ジッタ公差及び
PWD対ジッタ周波数のグラフについては、
「標準動作特性」
を参照して下さい。
アプリケーション情報 ___________________
MAX3876
図6. CML出力
連続同一符号(CID)
データ遷移が存在しない場合、MAX3876の位相及び
周波数ドリフトは低くなります。この結果、0や1が長く
連続しても、1・10 -10 のBERが維持されます。この
CID 公差は、2 1 3 -1 PRBSを使用し、最悪の条件を
シミュレーションするためにゼロの長い繰返しに置換して、
試験を実施します。CID公差としては、2500ビットが
標準です。
システムループバック
MAX3876は、システムループバック試験を実行でき
るように設計されています。システムを診断する時は、
トランシーバのシリアライザ出力をMAX3876のSLBI+
及びSLBI-入力に直接接続できます。SLBI±入力を選択
するには、SISピンにTTLロジックハイを供給します。
_______________________________________________________________________________________
7
MAX3876
入力及び出力の終端
MAX3876
2.5Gbps、低電力、+3.3V
クロックリカバリ及びデータリタイミングIC
VCC
VCC = 3.3V
VCC = 3.3V
3.3V
0.1µF
25Ω
PECL
LEVELS
SDI+
226Ω
243Ω
ZIN = 50Ω
SDI+
RT*
100Ω
0.1µF
RT*
25Ω
SDI-
ZIN = 50Ω
PECL
OUTPUT
ZIN = 50Ω
3.3V
82Ω
226Ω
243Ω
SDIZIN = 50Ω
82Ω
MAX3876
MAX3876
*SELECT RT SUCH THAT THE CORRECT PECL COMMON-MODE LEVEL
IS ACHIEVED (TYPICAL PECL OUTPUT CURRENT = 14mA).
図7. PECL/CMLインタフェース
8
図8. PECL出力からMAX3876への直接カップリング
_______________________________________________________________________________________
2.5Gbps、低電力、+3.3V
クロックリカバリ及びデータリタイミングIC
チップ構造図 ________________________
FIL+
GND
FIL+
FIL-
GND
VCC
VCC
GND
LOL
TOP VIEW
32
31
30
29
28
27
26
25
GND
GND
FIL-
VCC
VCC
LOL
GND
VCC
GND
1
24 VCC
GND
2
23 SDO+
GND
SDO+
GND
SDO-
VCC
VCC
VCC
3
22 SDO-
SDI+
4
21 VCC
SDI-
SDI-
5
20 VCC
VCC
VCC
6
19 SCLKO+
SIS
VCC
SIS
7
18 SCLKO-
GND
GND
GND
8
17 VCC
14
15
16
GND
VCC
13
VCC
GND
12
VCC
11
SLBI-
10
SLBI+
9
GND
MAX3876
MAX3876
ピン配置 ____________________________
0.072"
VCC (1.828mm)
SCLKO+
SDI+
SCLKO-
GND
SLBI+ VCC
VCC
VCC SLBI- N.C. N.C.
0.071"
(1.803mm)
TQFP
TRANSISTOR COUNT: 1334
SUBSTRATE CONNECTED TO GROUND
_______________________________________________________________________________________
9
パッケージ _________________________________________________________________
32L,TQFP.EPS
MAX3876
2.5Gbps、低電力、+3.3V
クロックリカバリ及びデータリタイミングIC
〒169 -0051東京都新宿区西早稲田3-30-16（ホリゾン1ビル）
TEL. (03)3232-6141
FAX. (03)3232-6149
マキシム社では全体がマキシム社製品で実現されている回路以外の回路の使用については責任を持ちません。回路特許ライセンスは明言されていません。
マキシム社は随時予告なしに回路及び仕様を変更する権利を保留します。
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