19-0379; Rev 0; 3/95 概要 特長 _______________________________________ MAX3270は、155Mbps及び622MbpsのSDH/SONETや ATMアプリケーション用の完全なクロック回復・デー タリタイミングICです。このICは、Bellcore及びCCITTの ジッタ公差仕様を満たし、エラーのないデータ回復を 保証します。回復したクロックとデータは、完全集積 位相ロックループ(PLL)によって位相合わせされます。 また、PLL収集や入力データのロスを検出するために、 出力周波数監視機能(FM)も備えています。 _______________________________________ ◆ 155Mbps及び622Mbpsのクロック回復及びデータ リタイミングのサポート ◆ 完全集積位相／周波数検出器 ◆ 外部クロックに切換え可能 ◆ 100KのECL差動データ及びクロック入出力 ◆ 出力監視機能によるロック検出機能 ◆ 外部リファレンスクロック不要 MAX3270はECL差動入力及び出力インタフェースを備 えているため、高周波環境でのノイズによる影響が小 さくなっています。完全集積PLLは、集積位相周波数検 出器を備えているため、外部リファレンスが不要です。 型番 アプリケーション __________________________ 155Mbps(STM-1/OC-3)/622Mbps(STM-4/OC-12)の SDH/SONET伝送システム _______________________________________ PART TEMP. RANGE PIN-PACKAGE MAX3270EMH -40°C to +85°C 44 MQFP 155Mbps/622MbpsのATM/SONETアクセスノード 加算／ドロップマルチプレクサ ピン配置はデータシートの終わりにあります。 交差接続 標準動作回路 _______________________________________________________________ -2V -4.5V +5V OVCC 50Ω 2 50Ω 12 1 -2V EXCS AND CRS ARE CONNECTED FOR 622Mbps OPERATION. -4.5V -4.5V -4.5V ANALOG SUPPLY 35 DVEE DVEE EXC DVEE FILP FILG EXCS CRS RST DVEE +5V 13 18 20 14 DVEE -2V CRP 50Ω 50Ω 50Ω 450Ω 26 25 31 30 28 MAX3270 VR GVEE 50Ω SDIN PHADJ AVEE2 4 41 42 RDOP RDON RCOP RCON AVEE1 -2V 50Ω 32 29 OVCC 27 OVCC 24 OVCC 5 AVCC 15 AVCC AVCC 16 AVCC 7 38 DVCC DVCC 17 19 DVCC 39 DVCC SDIP VTTL 11 3 FILN FM 9 8 2.2µF 20Ω 2.2µF 20Ω 10 6 36 22 21 34 -4.5V DIGITAL SUPPLY BYPASS SUPPLIES WITH 0.1µF AND 0.01µF CAPACITORS. DECOUPLE AVEE1, AVEE2, AND GVEE SUPPLY PINS. ________________________________________________________________ Maxim Integrated Products 1 MAX3270 完全集積位相 / 周波数検出器付き、155Mbps/622Mbps クロック回復・データリタイミングIC MAX3270 完全集積位相 / 周波数検出器付き、155Mbps/622Mbps クロック回復・データリタイミングIC ABSOLUTE MAXIMUM RATINGS Supply Voltages VTTL to GND .....................................................-0.5V to +8.0V VCC to GND .......................................................-0.5V to +8.0V VEE to GND........................................................-8.0V to +0.5V SDIP, SDIN, EXC ...................................................-8.0V to +0.5V RDOP, RDON, RCOP, RCON, CRP.......................-8.0V to +0.5V EXCS, RST, CRS....................................................-0.5V to +8.0V FILP, FILG, FILN ....................................................-8.0V to +0.5V PHADJ, VR ............................................................-8.0V to +8.0V FM .........................................................................-8.0V to +8.0V Input Differential Voltage Level, SDIP, SDIN ......................+3.0V Continuous Power Dissipation (TA = +85°C) .......................1.3W Operating Temperature Range ...........................-40°C to +85°C Storage Temperature Range .............................-55°C to +150°C Lead Temperature (soldering, 10sec) .............................+300°C Stresses beyond those listed under “Absolute Maximum Ratings” may cause permanent damage to the device. These are stress ratings only, and functional operation of the device at these or any other conditions beyond those indicated in the operational sections of the specifications is not implied. Exposure to absolute maximum rating conditions for extended periods may affect device reliability. ELECTRICAL CHARACTERISTICS (VEE = -4.5V ±5%, VTTL = 5V ±5%, TA = -40°C to +85°C, unless otherwise noted.) PARAMETER Positive Voltage Supply (with respect to ground) Negative Voltage Supply (with respect to ground) Static Supply Current from VTTL Static Supply Current from VEE SYMBOL CONDITIONS MIN TYP MAX UNITS VTTL 4.75 5.00 5.25 V VEE -4.725 -4.50 -4.275 V ITTL 2.4 5 mA IVEE 150 210 mA ECL INPUTS: EXC, SDIP, SDIN Input High Voltage VIH -1165 -870 mV Input Low Voltage VIL -1830 -1475 mV Input High Current IIH VIN = VOH (typ) 0 100 µA Input Low Current IIL VIN = VOL (typ) -100 100 nA ECL OUTPUTS: RCOP, RCON, RDOP, RDON Output High Voltage VOH Loaded with 50Ω to -2V -1025 -955 -870 mV Output Low Voltage VOL Loaded with 50Ω to -2V -1830 -1705 -1550 mV Output High Voltage VOH Loaded with 470Ω to VEE -1025 -955 -870 mV Output Low Voltage VOL Loaded with 470Ω to VEE -1830 -1705 -1620 mV LOW-POWER ECL OUTPUT: CRP TTL INPUTS: CRS, RST, EXCS Input High Voltage VIH Input Low Voltage VIL 2 Input High Current IIH VTTL = 5.00V, VIN = 2V Input Low Current IIL V 0.8 V 0 40 µA VTTL = 5.00V, VIN = 0.8V 0 40 µA VR = PHADJ = 0, TA = +25°C 0 10 µA PHASE ADJUST INPUTS: PHADJ, VR Input Bias Current 2 IBIAS _______________________________________________________________________________________ 完全集積位相 / 周波数検出器付き、155Mbps/622Mbps クロック回復・データリタイミングIC MAX3270 AC ELECTRICAL CHARACTERISTICS (continued) (VEE = -4.5V, VTTL = 5V, TA = 25°C, unless otherwise noted.) PARAMETER SYMBOL CONDITIONS MIN TYP MAX UNITS ECL OUTPUTS: RDOP, RDON, RCOP, RCON Transition Time 20% to 80% tr, tf Time Difference between RDO and RCO TD Loaded with 50Ω to -2V and 5pF to GND Loaded with 50Ω to -2V and 5pF to GND 600 ps 100 ps PFD AND FILTER AMPLIFIER TEST LEVELS Output Offset Voltage of the Monitor Amplifier VO Gain of the Monitor Amplifier Filter Amplifier Open-Loop Voltage Gain PHADJ = 0, FILP and FILN shorted -35 GFM PHADJ = 0 0.95 GOL FILP and FILN open 21 35 mV 1.05 V/V 26 dB VCO TEST PARAMETERS; CPR OUTPUT FILP and FILN shorted, PFD = neutral state Center Frequency FO 38.00 39.50 Frequency Range DFO FILP - FILN = 1.6V 6 10 MHz KO FILP - FILN = 1.6V 3.75 6 MHz/V KOV FILP and FILN shorted 550 kHz/V Mean Frequency Sensitivity Frequency Sensitivity to Power-Supply Voltage PLL ELECTRICAL SPECIFICATIONS Frequency of VCO FO Incremental Tuning Sensitivity (Incremental Slope, ∆f/∆Vt) KO ft = 622.08MHz MHz 622.08 MHz 75 MHz/V Phase-Detector Gain KD 192 mV/rad Transconduction Gain of Filter Amplifier Gm 1.25 mA/V KPHADJ 2 rad/V Phase Offset Sensitivity, ∆Φ /∆PHADJ 標準動作特性 _______________________________________________________________ VEE SUPPLY CURRENT vs. TEMPERATURE CRP FREE-RUNNING FREQUENCY (VCO/16) vs. DIE TEMPERATURE 180 175 -4.5V 170 165 39.0 -4.25V 38.9 MEASURED 38.8 38.7 38.6 160 38.5 155 38.4 150 MAX3270-TOC5 -4.75V FREQUENCY (MHz) VEE SUPPLY CURRENT (mA) 185 MAX3270-TOC9 190 38.3 -40 -20 0 20 40 60 TEMPERATURE (°C) 80 100 0 10 20 30 40 50 60 70 80 90 100 TEMPERATURE (°C) _______________________________________________________________________________________ 3 標準動作特性 _______________________________________________________________ MAX3270-TOC1 JITTER TOLERANCE (155Mbps, 223-1 PRBS) AMPLITUDE (UI p-p) 10.0 1.0 DATA BELLCORE MASK 0.1 10 1k 100 10k 100k 1M FREQUENCY (Hz) MAX3270-TOC2 JITTER TOLERANCE (622Mbps, 223-1 PRBS) 10.0 AMPLITUDE (UI p-p) MAX3270 完全集積位相 / 周波数検出器付き、155Mbps/622Mbps クロック回復・データリタイミングIC 1.0 DATA BELLCORE MASK 0.1 10 100 1k 10k 100k FREQUENCY (Hz) 4 _______________________________________________________________________________________ 1M 完全集積位相 / 周波数検出器付き、155Mbps/622Mbps クロック回復・データリタイミングIC 155Mbps RECOVERED CLOCK AND RETIMED DATA (SINGLE ENDED) 622Mbps RECOVERED CLOCK AND RETIMED DATA (SINGLE ENDED) DATA DATA CLOCK CLOCK 2ns/div RECOVERED CLOCK JITTER (155Mbps, 27-1 PRBS, 5.1ps RMS) 500ps/div RECOVERED CLOCK JITTER (155Mbps, 1-0 PATTERN, 4.7ps RMS) RF = 20Ω CF = 2.2µF RF = 20Ω CF = 2.2µF 10ps/div Mean 40.61ns RMS∆ 5.13ps PkPk 45.6ps RECOVERED CLOCK JITTER (622Mbps 27-1 PRBS 9.0ps RMS) RF = 20Ω CF = 2.2µF 10ps/div 10ps/div µ±1σ µ±2σ µ±3σ 68.961% 95.844% 99.717% Mean 40.65ns RMS∆ 4.7ps PkPk 38.4ps µ±1σ µ±2σ µ±3σ 69.674% 95.558% 99.698% Mean 38.68ns RMS∆ 9.049ps PkPk 79.4ps µ±1σ µ±2σ µ±3σ 69.747% 95.453% 99.582% _______________________________________________________________________________________ 5 MAX3270 標準動作特性 _______________________________________________________________ MAX3270 完全集積位相 / 周波数検出器付き、155Mbps/622Mbps クロック回復・データリタイミングIC 端子説明 ___________________________________________________________________ 6 端 子 名 称 1 GVEE サブストレートに対するガードリングのマイナス電源：-4.5V 機 能 2 AVEE1 入力バッファ用のマイナス電源：-4.5V 3 SDIP シリアルデータ入力：155Mbps又は622Mbps。差動ECLのプラス側。 4 SDIN シリアルデータ入力：155Mbps又は622Mbps。差動ECLのマイナス側。 5 AVCC 入力バッファ用グランド：0V 6 FM 7 AVCC Epiに対するガードリングのプラス電源：0V 8 FILG ループフィルタのグランド。このピンは、外部フィルタに接続します。 9 FILP ループフィルタのプラス側。このピンは、外部フィルタに接続します。 10 FILN ループフィルタのマイナス側。このピンは、外部フィルタに接続します。 11 VTTL プラスのTTL電源：+5.0V 12 AVEE2 VCO用のマイナス電源：-4.5V 13 EXCS 外部クロック選択用TTL入力。ロジックハイの時、外部クロックが選択されます。 14 EXC 15, 16 AVCC VCOのグランド：0V 17, 19, 38, 39 DVCC マルチプレクサのディジタルグランド：0V 18 CRS クロックレート選択用TTL入力。このピンは、155Mbps又は622Mbpsのクロックレートを選択します。 ロジックハイの時は、622Mbpsモードが選択されます。 全ディジタルフリップフロップ及び全TTL入力をリセットします。リセットはローの時に表明されます。 周波数監視出力。このピンは、VCOへの入力電圧を監視します。PLLがロックされている時、この ピンは≒0V。 外部クロック。シングルエンドのECL入力。 20 RST 21, 22, 34, 35, 36 DVEE マイナスのディジタル電源：-4.5V 23, 33, 37, 40, 43, 44 N.C. 無接続。 24, 27, 29, 32 OVCC 出力ドライバのグランド：0V 25 RDON マイナス側の回復済みデータ出力、ECL差動出力：155Mbps又は622Mbps。 26 RDOP プラス側の回復済みデータ出力、ECL差動出力：155Mbps又は622Mbps。 28 CRP 30 RCON マイナス側の回復済みクロック出力、ECL差動出力：155Mbps又は622Mbps。 31 RCOP プラス側の回復済みクロック出力、ECL差動出力：155Mbps又は622Mbps。 41 PHADJ 位相調整。これは、入力データと回復済みクロック間の静止位相を変化させるためのアナログ調整 です。使用していない時、この入力はグランドに接続して下さい。範囲は-1V∼1Vです。 42 VR 4分周のクロックリファレンス出力。ECLローパワーシングルエンド：38Mbps又は155Mbps。 位相リファレンス電圧：0V。PHADJピンはこの電圧と比較します。グランドに設定します。 _______________________________________________________________________________________ 完全集積位相 / 周波数検出器付き、155Mbps/622Mbps クロック回復・データリタイミングIC MAX3270のアーキテクチャを図1のブロック図に示し ます。この位相ロックループ(PLL)は、位相 / 周波数検 出器(PFD)、ループフィルタアンプ、及び電圧制御オシ レータ(VCO)から構成されています。 クロックの直交部品によってサンプリングされ、差動 周波数を発生させます。差動周波数の回転に従って、 PFDは、差動出力がゼロになるようにVCOを駆動します。 一旦周波数収集が完了すると、周波数検出器は中立状 態に戻ります。 ループフィルタ及びVCO 位相検出器 位相検出器は、回復済みクロックの出力と入力データ の位相差に比例した電圧を発生させます。P L Lはその フィードバック特性によりエラー電圧をゼロにするため、 位相差がゼロになり、回復済みクロックが入力データ と合わせられます。外部位相調整ピン(PHADJ)を用いる ことで位相合わせを行うことができます。 周波数検出器 PLLは周波数検出器も含んでいます。周波数検出器は、 入力データの収集を援助します。入力データストリー ムやVCO差動周波数はPLL帯域幅を超えることがあるた め、このような周波数に基づく収集がスタートアップ 時に必要になります。入力データストリームは、VCO PHADJ VR FILP PLLは第2位転送機能であり、帯域幅はループフィルタ によって設定されます。VCOはP L Lに集積され、常に 622MHzで動作します。中心周波数はレーザートリミング によって緻密に制御され、ロックを失った場合の周波 数の変動範囲を制限しています。155Mbpsモード又は 622Mbpsモードの選択は、クロックレート選択(CRS)ピン で行います。マルチプレクサMUX2への入力は、CRSに よって選択されます。 内部VCOは、EXC入力に供給される外部クロックによっ てバイパスすることができます。外部クロック選択 (EXCS)は、マルチプレクサMUX1及びMUX2の入力選択 を制御します。 FILN FM 100k ECL SDIP Q D CLK SDIN PHASE/FREQ DETECTOR VCO 622.08MHz FILTER AMP DIVIDEBY-4 CLK RST RDOP RECOVERED DATA RDON 100k ECL CRP 38/155MHz 100k ECL RCOP RECOVERED CLOCK RCON EXCS MUX 2 MUX 3 OUTPUT MAX3270 1 0 155MHz MUX 1 0 INPUT 0 622MHz 1 EXC 1 RST CRS 図1. ブロック図 _______________________________________________________________________________________ 7 MAX3270 詳細 _______________________________ MAX3270 完全集積位相 / 周波数検出器付き、155Mbps/622Mbps クロック回復・データリタイミングIC 設計手順 ____________________________ MAX3270 データレートの選択 MAX3270は、データレート155.52Mbps又は622.08Mbps のSDH/SONETシステムでの使用を対象に設計されてい ます。TTL入力(CRS及びEXCS)は、回復済みクロック レートの選択を行うために提供されています(表1)。 EXC入力をイネーブルすることで、外部供給クロックに 切換えることもできます。このEXC入力は、155MHz及 び622MHzのシリアルクロックレートを扱うことのでき る、シングルエンドの高速ECLインタフェースです。 F(s) Gm FILP FILG Rf Rf Cf Cf FILN s Gm ( ___ wz + 1) F(s) = ____________ Cf s 1 wz = ____ Rf Cf Rf = 20Ω 表1. MAX3270のロジックテーブル Cf = 2.2µF EXCS CRS RCOP/RCON CRP 0 1 155.52Mbps 38.88Mbps 0 0 622.08Mbps 155.52Mbps 1 0 EXC EXC/4 1 1 EXC/4 EXC/16 図2. ループフィルタ RECOVERED DATA OUTPUT (213-1 PRBS WITH 200 CONSECUTIVE ONES BER <10-12, 622Mbps) ループフィルタの設定 P L L内のループフィルタは、トランスコンダクタンス アンプ、外部フィルタ要素Rf及びCfから構成されていま す(図2)。PLLの閉ループ帯域幅は、以下のように見積も ることができます。 KD KO Gm Rf ここで、KDは位相検出器の利得、KO はVCOの利得、Gm はフィルタアンプのトランスコンダクタンスを示しま す。このフィルタは積分器であるため、安定性を得る ためには開ループ利得がゼロである必要があります。 このゼロ値は、以下の式によって設定します。 wz = 1 / (Rf Cf) ここで推奨される外部値は、Rf = 20Ω、Cf = 2.2µFです。 PLLの閉ループ帯域幅を狭くする時は、Rfの値を小さく します。この帯域幅を狭めると、MAX3270のジッタ転 送の性能は向上しますが、ジッタ公差が低減してしま います。MAX3270は、ネットワーク要素のジッタ公差 に対するBellcore及びCCITTの仕様を満たすように設計さ れています(Rf及びCfに推奨値を適用)。ループ帯域幅を 狭くする場合は、アプリケーションに注意する必要が あります。Rfを数分の1に減らすことで、PLLの帯域幅 はICの内部公差に対してより敏感になり、ループ帯域幅 の変動が大きくなる可能性があります。Rfを小さくする 場合は、ループの安定性を維持し、ジッタのピークを 最小限に抑えるために、Cfを増大することが必要です。 8 PRBS 200 ONES 1.532µs 100ns/div 2.532µs 図3. 回復済みデータ出力 MAX3270は、ロックを獲得し、0又は1から成る長い文 字列に対して10-12以下のビットエラーレート(BER)を達 成できるように最適化されています。推奨される外部 値Rf = 20Ω、Cf = 2.2µFを適用した場合、MAX3270は 連続する200個以上の1又は0を許容できることが測定値 によって示されています。1が200個連続する時のビット ストリーム213 - 1 PRBSを図3に示します。 _______________________________________________________________________________________ 完全集積位相 / 周波数検出器付き、155Mbps/622Mbps クロック回復・データリタイミングIC ピンのできるだけ近くに配置します。また、AVEE1、 AVEE2、及びGVEEは、他の-4.5V電源に依存せず、互い に独立した専用バイパス／デカップリング要素をそれ ぞれが持っている必要があります。この場合、フィード スルーを低減するために、入力を出力から絶縁するこ とが必要です。 MAX3270のデータ及びクロック入出力(SDIP、SDIN、 RDOP、RDON、RCOP、RCON、及びEXC)は、ECL信号 レベルとインタフェースするように設計されたオープン エミッタです。これらのポートは正しくバイアスする ことが重要です。50Ωから-2V相当のテブナンを供給す る回路で正しい終端を行うためには、固定インピー ダンス伝送ラインを使用する必要があります。標準的 な入出力終端方法を図4に示します。 アプリケーション情報 _________________ ロック検出 シリアルデータ入力信号(SDIP及びSDIN)は、カップリング されたエミッタペアへの差動入力です。従って、 MAX3270は250mVまでの差動入力信号レベルを許容す ることができます。また、外部でSDINを電圧スイング の中心(約-1.3V)にバイアスすることで、このシリアル 入力(SDIP)をシングルエンド駆動することもできます。 この場合、安定した動作を得るためには、差動入力及 び差動出力をそれぞれ同じ終端インピーダンスにする ことが必要です。 MAX3270には、VCOへの入力電圧を監視する出力(FM) があります。このFMは、アナログ出力で、PLLのロック 状態を示すフラグとして用いることができます。正常 動作時はループがロックされ、FMの出力は約0Vに等し くなります。PLLをアンロックするとVCOはドリフトし ます。FM出力はこのドリフトを監視し、制限に達する と約±1Vになります。 CRPもオープンエミッタのECL出力ですが、CRPは450 Ωから-4.5Vの終端抵抗を必要とします。この出力を使 用していない時は、電力を低減させるために、10kΩ以 上の抵抗を介してCRPとVEEを接続して下さい。 アプリケーションの中には、回復済みクロックとシリ アルデータ間の最適調整点がアイダイアグラムの中心 にならないものもあります。MAX3270では、このよう なアプリケーションにおいて、回復済みクロックと シリアルデータ間の位相差を知らせるために、PHADJ 入力を提供しています。位相差をなくしたい場合は この入力を0Vに設定します。VRピンはPHADJのリファ レンス入力で、通常はGNDに接続します。 位相調整 回路基板の配置と設計はMAX3270の性能に大きく影響 します。グランドインダクタンスの最小化や、データ 及びクロック信号に対する固定インピーダンス伝送 ラインの使用など、優れた高周波設計技法を適用して 下さい。電源のデカップリングは、VEEピン及びVTTL ECL INPUTS ECL OUTPUTS Zo = 50Ω 90.9Ω Zo = 50Ω Zo = 50Ω Zo = 50Ω 50Ω 50Ω -2V 50Ω -2V Zo = 50Ω CRP -4.5V 450Ω -4.5V MAX3270 ECL INPUTS ECL OUTPUTS Zo = 50Ω MAX3270 50Ω 90.9Ω 111Ω 90.9Ω 90.9Ω Zo = 50Ω Zo = 50Ω 111Ω 111Ω 111Ω -4.5V CRP 450Ω -4.5V 50Ω to -2V TERMINATION THEVENIN EQUIVALENT TERMINATION 図4．標準的な入力及び出力の終端 _______________________________________________________________________________________ 9 MAX3270 入出力の終端 ピン配置 ____________________________ 44 43 42 41 40 39 38 37 36 35 34 N.C. N.C. VR PHADJ N.C. DVCC DVCC N.C. DVEE DVEE DVEE TOP VIEW 1 2 3 4 5 6 7 8 9 10 11 MAX3270 33 32 31 30 29 28 27 26 25 24 23 N.C. OVCC RCOP RCON OVCC CRP OVCC RDOP RDON OVCC N.C. 12 13 14 15 16 17 18 19 20 21 22 GVEE AVEE1 SDIP SDIN AVCC FM AVCC FILG FILP FILN VTTL AVEE2 EXCS EXC AVCC AVCC DVCC CRS DVCC RST DVEE DVEE MAX3270 完全集積位相 / 周波数検出器付き、155Mbps/622Mbps クロック回復・データリタイミングIC MQFP 10 ______________________________________________________________________________________ 完全集積位相 / 周波数検出器付き、155Mbps/622Mbps クロック回復・データリタイミングIC DIM DETAIL "A" SEE DETAIL "A" C α A2 L A A1 D D1 D3 E A A1 A2 b C D D1 D3 E E1 E3 e L α MILLIMETERS MAX MIN 2.388 2.032 0.254 0.102 2.134 1.930 0.457 0.305 0.254 0.102 12.954 13.462 9.906 10.109 3.429 REF 12.954 13.462 9.906 10.109 3.429 REF 0.800 REF 0.940 0.660 10° 0° INCHES MIN MAX 0.080 0.094 0.004 0.010 0.076 0.084 0.012 0.018 0.004 0.010 0.510 0.530 0.390 0.398 0.315 REF 0.510 0.530 0.390 0.398 0.315 REF 0.315 REF 0.025 0.037 0° 10° 21-0826A E1 E3 44-PIN MQFP METRIC QUAD FLAT PACK b e ______________________________________________________________________________________ 11 MAX3270 パッケージ _________________________________________________________________ MAX3270 完全集積位相 / 周波数検出器付き、155Mbps/622Mbps クロック回復・データリタイミングIC 販売代理店 〒169 東京都新宿区西早稲田3-30-16（ホリゾン1ビル） TEL. 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