完全空乏型SOI

2015年3月3日
完全空乏型SOI-MOSFET
群馬大学
松田順一
1
項目
• 概要
– 用途、作製方法、メリット
• 完全空乏型nチャネルSOI‐MOSFET特性
– 閾値電圧（バックゲート効果、短チャネル効果含む）
– 電圧・電流特性（トランス・コンダクタンスと移動度、サブスレッ
シュ・ホールド・スロープ、キンク効果含む）
• 蓄積型pチャネルSOI‐MOSFET特性
– 閾値電圧
– 電圧・電流特性（サブスレッシュ・ホールド・スロープ含む）
• ボディ効果の統一的表現
（注）第60回群馬大学アナログ集積回路研究会講演会（2007年3月26日）資料から抜粋
2
SOI基板の用途
• LSIへの応用（薄膜SOI）
– 高速化・低消費電力
• サーバ/PC用CPU、ゲーム機用チップ
• 時計用LSI
• 民生用（情報機器、家電製品、無線（RF）機器、自動車）
• パワーデバイスへの応用（厚膜SOI）
– 高耐圧、耐熱性、耐ノイズ性、耐放射線性
• 宇宙産業、航空産業、軍関係、自動車
• 家電製品（エアコン、冷蔵庫、PDP）
• センサ（MEMS）への応用
– ピエゾ効果
• 高温用圧力センサ、加速度センサ、角速度センサ（自動車）
– ホール効果
• 高温用磁気センサ
– CMOS/ダイオード
• イメージセンサ/赤外線イメージセンサー
3
SOIのLSIへの応用例
• データプロセッシングCPU
– Power PC（IBM）、Optetron（AMD）
• ゲーム機用CPU
– PlayStation3「Cell」CPU、WiiTMCPU、XboxTM360CPU
• RFID（Radio Frequency Identification）チップ
– 日立μチップ0.15mm× 0.15mm、厚さ7.5μm
• 高速低消費電力SoC
– Silicon on thin BOX（日立）
• DRAM（Dynamic Random Access Memory）
– 浮遊ボディ型RAM：FBC（Floating Body Cell）（東芝）
– ZRAM（ゼロ・キャパシタRAM）（イノベイティブ・シリコン）
– 組込み型DRAM（eDRAM）（IBM）
BOX（埋め込み酸化膜）：薄膜化150 nm⇒10～25nm
4
SOI基板の作製方法
• SIMOX（Separation by IMplanted OXygen）
– 基本発明（１９７８）：泉（NTT)
• 酸素イオン注入
• Smart Cut（UNIBOND）
– 基本発明（１９９１）：Bluel（LETI）
• 水素イオン注入⇒ウエハ剥離
• ELTRAN（Epitaxial Layer TRANsfer）
– 基本発明（１９９１）：米原（キャノン）
• 陽極化成（多孔質Si）⇒ウォータジェット分離
5
薄膜SOI基板作製フロー
H+ｲｵﾝ注入
酸化膜
Wafer A
Wafer A
酸化膜
Wafer A
Wafer A
ｳｫｰﾀｼﾞｪｯﾄ
分離
ｴﾋﾟﾀｷｼｬﾙ層
Wafer A
Wafer B
剥離
多孔質Si
（陽極化成）
Wafer A
Wafer B
Wafer B
Wafer A
Wafer A
SOI
Wafer B
（再利用）
Smart Cut
SOI
Wafer B
（再利用）
ELTRAN
6
薄膜SOI基板のメリット
1
2
3
4
5
6
7
8
9
項目
素子分離構造工程簡略化
寄生容量減少
駆動能力向上
短チャネル効果低減
バックゲート効果低減
ｻﾌﾞｽﾚｯｼｭ・ﾎｰﾙﾄﾞ・ｽﾛｰﾌﾟ低減
リーク電流減少
耐ノイズ性の向上
耐放射線性の向上
効果
高集積化
高速化、低消費電力化
高速化
微細化
安定動作、アナログ対応
低電圧動作対応
高温動作対応
アナログ・デジタル混載容易
耐環境応用
7
バルク/SOI-MOSFET断面
素子分離酸化膜
ゲート
n+
n+
p+
n+
pウエル
ゲート
p+
p+
nウエル
バルク
Si基板
ゲート
ゲート
SOI
n+
p
p+
n+
n
p+
埋め込み酸化膜
SOI
Si基板
8
nチャネルSOI‐MOSFET断面
ー完全空乏型ー
VG1
ゲート
（フロントゲート）
＋
ｿｰｽ（N ）
x
tox2
y
Ｐ
t si
VDS
tox1
ﾄﾞﾚｲﾝ（N ＋）
埋め込み酸化膜
バックゲート（基板）
VG 2
9
SOI深さ方向の電位分布
VG1
VG 2
電位
s1
s 2
VG 2
s 2
0
x1
深さ
x
10
SOI層内の電位と電界
• ポアソンの式
d 2Φ qN a

2
dx
 si
• 境界条件
・フロントSi/SiO 2界面x  0でのポテンシャル : Φs1
・バックSi/SiO 2界面x  t si でのポテンシャル　: Φs 2
• SOI内の電位と電界
qN a 2  Φs 2  Φs1 qN a t si 
 x  Φs1
Φ ( x) 
x  

2 si
t si
2 si 

E ( x)  
qN a
 si
 Φs 2  Φs1 qN a t si 

x  

t si
2 si 

11
ゲート電圧と表面電位との関係
• ゲート電圧と表面電位との関係
VG1  ΦMS1 
Qox1
Cox1
1
Qdepl  Qinv1


C
C
 1  si Φs1  si Φs 2  2
Cox1
Cox1
 Cox1 
ここで、Csi   si t si , Qdepl  qN a t si
• バックゲート電圧と表面電位との関係
VG 2
Qox2
 ΦMS 2 
Cox2
1
Qdepl  Qs 2

Csi
Csi 
Φs 2  2

Φs1  1 
Cox2
Cox2
 Cox2 
12
閾値電圧
ーバック界面：蓄積と反転ー
• バック界面が蓄積状態の場合
– 条件： Φs 2  0, Qinv1  0, Φs1  2F for VG1
Vth1,acc2
Qdepl
Qox1 
Csi 
2F 
 ΦMS1 
 1 
Cox1  Cox1 
2Cox1
• バック界面が反転状態の場合
– 条件： Φs 2  2F , Qinv1  0, Φs1  2F for VG 2
Vth1,inv2
Qdepl
Qox1
 ΦMS1 
 2F 
Cox1
2Cox1
注：VG1  Vth1,inv2でもON状態
13
バックゲート電圧
ーフロント界面：閾値ー
• ﾊﾞｯｸ界面が蓄積開始の場合のﾊﾞｯｸｹﾞｰﾄ電圧
– 条件： Φs1  2F , Φs 2  0, Qs 2  0 for VG 2
VG 2,acc
Qdepl
Qox2
Csi
 ΦMS 2 
 2F

Cox2
Cox2 2Cox2
• ﾊﾞｯｸ界面が反転開始の場合のﾊﾞｯｸｹﾞｰﾄ電圧
– 条件： Φs1  2F , Φs 2  2F , Qs 2  0 for VG 2
Qdepl
Qox2
VG 2,inv  ΦMS 2 
 2F 
Cox2
2Cox2
14
閾値電圧
ーバック界面：空乏（弱反転含む）ー
•
VG 2  VG 2,acc  VG 2  VG 2,inv
– 条件： Φs1  2F , Qinv1  0, Qs 2  0 for VG1 and VG 2
Vth1,depl2
CsiCox2
VG 2  VG 2,acc 
 Vth1,acc2 
Cox1 Csi  Cox2 
15
閾値電圧の式の注意事項
• 閾値電圧の式は、Siの厚みに対して反転層と蓄積
層が薄い場合に成立つ。
• 反転層と蓄積層がSiの厚みに対し相対的に厚い場
合、実効的なSiの厚みを求めるため、Siの厚みから
反転層と蓄積層の厚みを差し引く必要がある。
• Siの厚みが非常に薄い（<10nm）場合、フロント反転
層とバック蓄積層とで干渉あり。
– 移動度の低下、反転層と蓄積層間でのトンネル現象
16
ID－VG特性のバックゲート電圧依存性
B:閾値電圧はバックゲート電圧に対し線型シフト
バックチャネル
⇒A:反転、B:空乏、C:蓄積
By J. P. Colinge
閾値電圧一定
a:フロントゲート電圧がバックゲート閾値電圧を低下させる
（フロントゲート電圧の上昇⇒Si層内の電位の最低個所を押し下げる）
17
バックゲート効果
ー閾値電圧のバックゲート電圧依存性ー
• 完全空乏型SOI‐MOSFET：Vth1,depl2をVG 2で微分
– 線型変化し、不純物密度の依存無
dVth1,depl2
dVG 2

CsiCox2
Cox1 Csi  Cox2 
• バルクMOSFET
– 非線形変化し、不純物密度の依存有
Vth  Vth 0   bulk

2F  VB  2F

2 si qN a
dVth
 bulk


,  bulk 
dVB
Cox
2 2F  VB
18
ﾊﾞｯｸｹﾞｰﾄ電圧による閾値電圧の変化
Φs 2  0
バック界面（蓄積）
閾値電圧
一定
線型変化
完全空乏
Φs 2  2F
バック界面（反転）
一定
バックゲート電圧
実際には、表面電位がﾊﾞｯｸ界面（蓄積）と
ﾊﾞｯｸ界面（反転）で一定でなく、数kT/q変化する。
By J. P. Colinge
19
バックゲート効果の比較
閾値電圧（V）
ーバルクｖｓ．SOIー
（完全空乏型）
バックゲート電圧（V）
ﾄﾗﾝｽﾌｧｰｹﾞｰﾄﾄﾗﾝｼﾞｽﾀの駆動能力：SOI＞BULK
By J. P. Colinge
20
バックゲート効果の特徴
ー完全空乏型SOI基板のMOSFETー
• バックゲート効果は、ドーピング密度に無関係である。
• バックゲート効果は、 tox2の増大と共に減少する。
– tox2が非常に大きい場合（Cox2≒0）
⇒ 閾値電圧のバックゲート電圧依存性無視
• 基板Siもバックゲート電圧により、蓄積、空乏、反転と
変化するが、閾値電圧への影響は少ない。
– 埋め込み酸化膜厚≫フロントゲート酸化膜厚の場合
⇒ 閾値電圧のバックゲート電圧依存性無視
21
短チャネル効果
ーバルクとSOIとの比較ー
S
Qd 1
D
S
Qd 1
D
D
S
Qd 1
D
バルク
S
SOI
Qd 1
埋め込み酸化膜
埋め込み酸化膜
22
短チャネル効果導出の考え方
ー完全空乏型SOI-MOSFETー
L
G
d SS
S
dS
x1
xd max
d DD
dS
dD
d SS  d S
x1
xd max
, d DD  d D
D
dD
x1
xd max
x1 : 電位の最小箇所
23
短ﾁｬﾈﾙ効果を考慮した閾値電圧
• 実効空乏層電荷
Qdl  Qdepl
1
L  d SS  d DD  L x1
2
（台形と長方形の面積比）
Lx1
d  dD 

 Qdepl 1   S

2L 

（Qdepl  qN a x1 ,   x1 xd max ）
• 閾値電圧
Vth1,depl（
2 Vth1, acc2 , VG 2, acc）：Qdepl  Qdl
24
短チャネル効果の例
閾値電圧（V）
ーバルクとSOI との比較ー
(tsi=100nm)
実効チャネル長（μm）
By J. P. Colinge
25
電流式の分離
ーバック界面状態ー
（A）
N+
(ｿｰｽ)
（D）
空乏層
N+
N+
N+
(ﾄﾞﾚｲﾝ)
(ｿｰｽ)
(ﾄﾞﾚｲﾝ)
反転層
DS+DD
（B）
IS+ID
（E）
N+
N+
N+
N+
(ｿｰｽ)
(ﾄﾞﾚｲﾝ)
(ｿｰｽ)
(ﾄﾞﾚｲﾝ)
蓄積層
AS+AD
反転層
IS+DD
（C）
N+
N+
(ｿｰｽ)
(ﾄﾞﾚｲﾝ)
蓄積層
AS+DD
（A）、（B）、（C）の状態
の電流式を導出
26
I-V特性（完全空乏型）
• nチャネルSOI-MOSFETのドレイン電流
– グラジュアルチャネル近似
I D  
W
n
L
2 F VDS
 Q
inv1
2
( y )dΦs1 ( y )
F
反転層電荷Qinv1 ( y )は、VG1の式から以下の如くになる。

Qdepl 
Qox1 
Csi 
Csi
Φs1 ( y ) 
Qinv1 ( y )  Cox1 VG1  ΦMS1 
 1 
Φs 2 ( y ) 

Cox1  Cox1 
Cox1
2Cox1 

ここで、Φs 2 ( y )は、VG 2の式から以下で表される。
Qdepl Qs 2 ( y ) 
Cox2 
Qox2 Csi
VG 2  ΦMS 2 

Φs 2 ( y ) 

Φs1 ( y ) 

Cox2  Csi 
Cox2 Cox2
2Cox2
Cox2 
27
I-V特性（B：AS＋AD）：線型領域
• 電流式： VG 2  VG 2,acc ( L),
I D ,acc2
W
  n
L
Φs 2  0
2 F VDS
 Q
inv1
2
( y )dΦs1 ( y )
F

Csi  2 
W
1
VDS 
  nCox1 VG1  Vth1,acc2 VDS  1 
L
2  Cox1  

但し、　Vth1,acc2

Qox1
Csi  Qdepl
 
 ΦMS1 
 2F 1 
Cox1
 Cox1  2Cox1
VG 2,acc ( L)  VG 2,acc 
Csi
VDS
Cox2
Φs1 ( L)  2F  VDS , Φs 2 ( L)  0, Qs 2  0の場合、VG 2  VG 2,acc ( L)
28
I-V特性（B:AS＋AD）：飽和領域
• 飽和電圧： dI D,acc2 dVDS V
DS VDsat,acc 2
VDsat,acc2
0
VG1  Vth1,acc2

Csi
1
Cox1
• 飽和電流
I Dsat,acc2
1 W  nCox1
2


VG1  Vth1,acc2 
2 L 1  Csi
Cox1
29
I-V特性（A:DS+DD）:線型領域
• 電流式： VG 2,acc  VG 2  VG 2,inv , Qs 2 ( y)  0
I D ,depl2
W
  n
L
2 F VDS
 Q
inv1
2
( y )dΦs1 ( y )
F

 2 
CsiCox2
W
1
VDS 
  nCox1 VG1  Vth1,depl2 VDS  1 
L
2  Cox1 Csi  Cox2   

但し、
CsiCox2
VG 2  VG 2,acc 
Vth1,depl2  Vth1,acc2 
Cox1 Csi  Cox2 
30
I-V特性（A:DS+DD）:飽和領域
• 飽和電圧：
VDsat,depl2
dI D,depl2 dVDS
VDS VDsat,depl2
0
VG1  Vth1,depl2

CsiCox2
1
Cox1 Csi  Cox2 
• 飽和電流
I Dsat,depl2
1W

2 L 1
 nCox1
CsiCox2
Cox1 Csi  Cox2 
V
G1
 Vth1,depl2 
2
31
I-V特性（C:AS+DD）:線型領域
• バック界面での蓄積領域： 0  y  yt
Φ (y )
2 F VDS

W  s1 t
I D , AS  DD    n  Qinv1 ( y )dΦs1 ( y )   Qinv1 ( y )dΦs1 ( y ) 

L  2F
Φs 1 ( y t )

0  y  yt : Φs 2 ( y )  0, Qs 2 ( y )  0 for Qinv1
yt  y  L : Qs 2 ( y )  0 for Qinv1
Φs1 ( yt )  2F 
• 電流式
I D , AS  DD
Cox2
VG 2,acc  VG 2 
Csi

 2
Cox2Csi
W
1
VDS
  nCox1 VG1  Vth1,acc2 VDS  1 
L
2  Cox1 Cox2  Csi  

Cox2Csi
VG 2,acc  VG 2 VDS  1 Cox2Csi Cox2 VG 2,acc  VG 2 2 

Cox1 Cox2  Csi 
2 Cox1 Cox2  Csi  Csi

32
I-V特性（C:AS+DD）:飽和領域
• 飽和電圧：
VDsat, AS  DS
dI D, AS  DD dVDS V
DS VDsat, AS  DS
0
Cox2Csi
VG 2,acc  VG 2 
VG1  Vth1,acc2 
Cox1 Cox2  Csi 

Cox2Csi
1
Cox1 Cox2  Csi 
• 飽和電流
I Dsat, AS  DS 
1W
2 L 1
 nCox1
Cox2Csi
Cox1 Cox2  Csi 
V
G1  Vth1, acc 2 
2
2Cox2Csi
VG1  Vth1,acc2 VG 2,acc  VG 2 

Cox1 Cox2  Csi 
Cox2 2 Cox1  Csi 
VG 2,acc  VG 2 2 
 2
Cox1 Cox2  Csi 

33
飽和電流の一般形
• A（DS+DD）とB（AS+AD）との場合
W nCox1
VG1  Vth 2
2 L1   
C
Cox2Csi
AS  AD    si , DS  DD　 
Cox1
Cox1 Cox2  Csi 
I Dsat 
• C（AS＋DD）の場合
I Dsat：AS  ADとDS  DDの場合ほぼ同等な表現（複雑）
• バルクトランジスタの場合
 si
CD

, CD＝
：空乏層容量
Cox
xd max
34
飽和電流比較（バルクｖｓ.SOI)
• IDsat fully depleted SOI>IDsat bulk> IDsat back accum SOI
– (αfully depleted SOI<αbulk<αback accum SOI)
SOI：20～30％ｱｯﾌﾟ
By J.C. Sturm and K. Tokunaga (Princeton Univ.)
35
トランス・コンダクタンス
• トランス・コンダクタンス
dI Dsat W nCox1
VG1  Vth 
gm 

dVG1
L1   
– バック界面が蓄積状態にある場合
I Dsat  I Dsat,acc2 , Vth  Vth1,acc2 ,   Csi Cox1
– バック界面が空乏状態にある場合
Cox2Csi
I Dsat  I Dsat,depl2 , Vth  Vth1,depl2 ,  
Cox1 Cox2  Csi 
gm fully depleted SOI> gm bulk> gm back accum SOI
(αfully depleted SOI<αbulk<αback accum SOI)
36
電圧利得
• 最大の電圧利得
V
g
g
I
1
out  D
 m  m VA , VA : アーリー電圧
Vin
g D Vin g D I D
• 弱反転領域でのgm/ID
gm
dI D
q
q



I D I D dVG nkT 1   kT
• 強反転領域（飽和）でのgm/ID
gm
2


I D VG1  Vth
2WnCox1
2W nCox1

L1   I D
LnI D
gm/ID fully depleted SOI> gm/ ID bulk> gm/ ID back accum SOI
(αfully depleted SOI<αbulk<αback accum SOI)
37
飽和領域でのgm/ID比較
VD=2.5V
By D. Frandre, L.F. Ferreira, P. G. A. Jespers, and J.-P. Colinge
38
移動度の比較:VDS≒0の場合
• バック界面:反転に近い空乏状態
– ΦS1-ΦS2≒0
– ES1,SOI≒(qNatsi)/(2εsi)
– |ES1,SOI|<|ES,BULK| ∵ ES,BULK =(qNaxdmax)/(2εsi), tsi<xdmax
– μS1,SOI> μS,BULK
• バック界面:充分な空乏状態
– ES1,SOI≒(qNax1)/(2εsi), x1:電位の最低点
– |ES1,SOI|<|ES,BULK| ∵ x1<tsi< xdmax
– μS1,SOI> μS,BULK
• バック界面:蓄積状態
– ΦS1-ΦS2≒2ΦF
– |ES1,SOI|>|ES,BULK|
– μS1,SOI< μS,BULK
Es1 ( y ) 
Φs1 ( y)  Φs 2 ( y ) qN a t si

t si
2 si
39
電界分布比較
ーバルクvs.FD SOIー
-E
バルク
-E
FD SOI
Si内の深さ
Si内の深さ
xdmax
x1
tsi
・基板濃度同じ⇒傾き同じ
・フロント界面での電界：Bulk>Thin FD SOI
40
サブスレッシュホールドスロープ
ー部分空乏型ー
• 界面準位を無視できる場合
 CD 
kT

S
ln 101 
q
 Cox 
• 界面準位がある場合
 CD  Cit
kT
S
ln 101 
q
Cox




41
サブスレッシュホールドスロープ
ー完全空乏型ー
• 界面準位を無視できる場合


Cox2Csi
kT
S
ln 101 



q
C
C

C
ox1
ox2
si 

• 界面準位を考慮した場合
Csi Csi


 C
Csi 
Cox1 Cox2 
kT
it1
 

S
ln 101 

q
 Cox1 Cox1  1  Cit 2  Csi 

Cox2 Cox2 
42
ID-VG比較（部分空乏vs.完全空乏）
n-channel device
100nm-thin film
200nm-thick film
By J. P. Colinge
43
ｻﾌﾞｽﾚｯｼｭﾎｰﾙﾄﾞｽﾛｰﾌﾟのSi厚み依存性
S
kT
ln 101   
q
By J. P. Colinge
S fully depleted SOI< S bulk< S back accum SOI
(αfully depleted SOI<αbulk<αback accum SOI)
44
Kink効果
-nチャネル SOI-MOSFET-
ドレイン電流
kink
ドレイン電圧
45
Kink効果の解釈１
• 部分空乏型
– ドレイン電圧増大⇒インパクトイオン化（n-ch>p-ch）
• 電子⇒ドレイン
• 正孔⇒フローティングボディー（低電位⇒電位増大）
– ソースとフローティングボディー間が順方向バイアス
» 閾値電圧の低下⇒ドレイン電流の増大（Kink効果）
» 少数キャリア寿命大⇒Kink効果大
• 完全空乏型
– ドレイン電圧増大
⇒インパクトイオン化（完全空乏型＜部分空乏型）
• 電子⇒ドレイン
• 正孔⇒ソース接合近辺（低電位領域）
– 完全空乏によりソースとボディー間が順方向バイアス(低バリアー）
– 正孔はソース内で再結合⇒ボディー電位の上昇なし（ Kink効果フリー）
– 但し、バック界面が蓄積型の場合、kink効果は発生する。
46
Kink効果（部分空乏と完全空乏での電位分布比較）
PD（部分空乏）
200mV/step
Na=8×1016cm-3
FD（完全空乏）
Na=8×1016cm-3
FD
PD
After Kink
Before
Kink
By J. P. Colinge
47
pチャネルSOI‐MOSFET断面図
ー蓄積型ー
VG1
VDS
ゲート
ｿｰｽ（P ＋）
x
tox2
y
tox1
t si
P
ﾄﾞﾚｲﾝ（P ＋）
埋め込み酸化膜
バックゲート（基板）
VG 2
48
閾値電圧
ー蓄積型ｐチャネルSOI‐MOSFETー
• 閾値電圧： Φs1  0 （フロント界面：蓄積開始）
– N+ポリSiゲート、ｐ基板
Vth,acc
Eg kT N a
Qox1
 ΦMS1 
 V fb1 , ΦMS1  

ln
Cox1
2
q
ni
• ゲート電圧：０（OFFの状態）
– フロント界面：正 ⇒ 基板内完全空乏化
• ゲート電圧：負（ONの状態）
– 基板内と表面蓄積層をキャリア（正孔）が伝導
49
電流通路（断面）
（A）
ー蓄積型pチャネルSOI‐MOSFETー
（D）
P+
空乏層
(ｿｰｽ)
P+
P+
(ﾄﾞﾚｲﾝ)
(ｿｰｽ)
'
VG1  V fb1  Vdepl
(ｿｰｽ)
Ibulk
(ﾄﾞﾚｲﾝ)
'
'
0  VG1  V fb1  Vdepl
& 0  VG1  V fb1  VDS  Vdepl
（B）
P+
xd2
P+
tsi
（E）
P+
Ibulk
(ﾄﾞﾚｲﾝ)
'
'
0  VG1  V fb1  Vdepl
& VG1  V fb1  VDS  Vdepl
（C）
Iacc
P+
P+
空乏層 I
(ｿｰｽ)
bulk
P+
P+
(ﾄﾞﾚｲﾝ)
VG1  V fb1  0 & VG1  V fb1  VDS  0
（F）
P+
Iacc
(ｿｰｽ)
Ibulk
P+
P+
(ﾄﾞﾚｲﾝ)
(ｿｰｽ)
'
VG1  V fb1  0 & 0  VG1  V fb1  VDS  Vdepl
Iacc
Ibulk
P+
(ﾄﾞﾚｲﾝ)
'
VG1  V fb1  0 & VG1  V fb1  VDS  Vdepl
'
Vdepl
: 空乏層幅がteff の時のVdepl , VG1  V fb1  Vdepl ( xdepl ), teff  tsi  xd 2
50
蓄積チャネル電流
• 蓄積電荷


Qacc ( y)   VG1  V fb1  V ( y) Cox1
• 蓄積チャネル電流：線型領域（VDS  VG1  V fb1）
L
VDS
0
0
I acc  dy  W s 
Qacc ( y )dV
W s Cox1 
 VG1  V fb1 VDS  1 VDS2  L
2


但し、 s   s 0 1   VG1  V fb1 
I acc 


• 蓄積チャネル電流：飽和領域（VDS  VG1  V fb1）
I acc
W s Cox1
VG1  V fb1 2

2L
Iacc：ｿｰｽ⇒ﾄﾞﾚｲﾝ（正）
51
ボディ電流（A）, （E）
• ボディ電流
W
W


I body   b qN a  teff  xd 1 dV   b qN a
L
L

 si
 si 2 2 si VG1  V fb1  V ( y )  
dV
   teff 


2
Cox1
Cox1
qN a


'
（A）VG1  V fb1  Vdepl
の場合
teff  t si  xd 2
  0
 完全空乏状態
（E）VG1  V fb1  0かつVG1  V fb1  VDS  0の場合
  teff VDS （xd 1  0）
 蓄積状態（ソース～ドレインのフロント界面）
52
ボディ電流（D）
'
'
（D）　0  VG1  V fb1  Vdepl
かつ0  VG1  V fb1  VDS  Vdepl
の場合
Wb qN a
I body  
L
 t
VDS
0
eff

 xd 1 dV

 si 
qN a
VDS 
   teff 
Cox1 
3 si

  si 2 2 si VG1  V fb1  VDS 
 2 

C
qN
a
 ox1

  si
2 si VG1  V fb1 
 2 

C
qN
a
 ox1

 ボディーチャネル形成
qN a

3 si
2
3
2
3
2
・フロント界面蓄積層無し
・ピンチオフ形成無し
53
ボディ電流（B）
'
'
（B）　0  VG1  V fb1  Vdepl
かつVG1  V fb1  VDS  Vdepl
の場合
Wb qN a
I body  
L
'
VG 1 V fb 1 Vdepl

0
t

 xd 1 dV
eff

 si 
qN a
'


   teff 
VG1  V fb1  Vdepl 

Cox1 
3 si



'
  si 2 2 siVdepl

 2 

C
qN
 ox1

a
  si
2 si VG1  V fb1 
 2 

C
qN
a
 ox1

 ボディーチャネル形成
qN a

3 si
2
3
2
3
2
・フロント界面蓄積層無し
・ピンチオフ形成有り
54
ボディ電流（C）
'
（C）VG1  V fb1  0かつ0  VG1  V fb1  VDS  Vdepl
の場合
VG 1 V fb 1
Wb qN a  VDS

I body  
t

x
dV

t
dV
V V eff

d1
eff
0
L
 G1 fb 1




 si 
VDS  VG1  V fb1 
  teff VG1  V fb1    teff 
Cox1 

3
2
2

qN a   si
2 si
qN a




V

V

V

 2
G1
fb1
DS 
3 si  Cox1 qN a
3 si

 ボディーチャネル形成
  si 


C
 ox1 
3
・ソース端フロント界面で蓄積層有り
・ドレイン端で空乏層形成有り
・ピンチオフ形成無し
55
ボディ電流（F）
'
（F）VG1  V fb1  0かつVG1  V fb1  VDS  Vdepl
の場合
'
VG 1 V fb 1
Wb qN a  VG1 V fb 1 Vdepl

I body  
t

x
dV

t
dV
V V

eff
d1
eff

0
G
1
fb
1
L





 si  '
Vdepl
  teff VG1  V fb1    teff 
Cox1 

3
2
'
2

2 siVdepl
qN a   si
qN a

 2 
 
3 si  Cox1
qN a 
3 si
 ボディーチャネル形成
  si 


C
 ox1 
3
・ソース端フロント界面で蓄積層有り
・ピンチオフ形成有り
56
全電流
I DS  I acc  I body
ボディ電流
バックチャネル
蓄積電流
フロントチャネル
蓄積電流
By J. P. Colinge
57
蓄積型pチャネルSOI MOSFET
I-V特性（バックバイアス２種類）
tsi=100nm, Na=4×1016cm-3
１．蓄積型pチャネルSOI MOSFET
By J. P. Colinge
⇒通常負のバックバイアス印加：ボディ電流増大
⇒ボディ電流による高移動度（蓄積型の場合）
２．蓄積型nチャネルSOI MOSFETにも適用可能
⇒ゲートがp+またはn+でも可能（但し、n+の場合、負の閾値電圧）
58
サブスレッシュホールドスロープ
ー蓄積型ｐチャネルSOI-MOSFETー
Csi Csi


 C


C
C
C
ln(10)
ox1
ox2
1  it1  si  

S  
q
d
C
C

ln F t si , Φs1 , Φs 2   Cox1 Cox1  1  it 2  si 

kT dΦs1
Cox2 Cox2 
たいていの場合、Φs 2  Φs1はΦs1に弱く起因し、ほぼ定数となる。
したがって、F t si , Φs1 , Φs 2   F t si となり、Sは以下となる。
Csi Csi


Cox1 Cox2 
kT  Cit1 Csi 
 
1 

S   ln(10)

q  Cox1 Cox1  1  Cit 2  Csi 

Cox2 Cox2 
59
Sのバックゲート電圧依存性
（ｴﾝﾊﾝｽﾒﾝﾄｎﾁｬﾈﾙ）
（蓄積型ｐﾁｬﾈﾙ）
S
kT
ln(10)1   
q
Cox2 Csi  Cox1 

CsiCox1
ﾊﾞｯｸﾎﾞﾃﾞｨ電流
ﾊﾞｯｸ反転電流
ﾌﾛﾝﾄﾎﾞﾃﾞｨ電流
ﾌﾛﾝﾄ表面反転電流
CsiCox2

Cox1 Csi  Cox2 
By F. Van de Wiele and P. Paelinck
60
ボディ効果の統一的表現
ーｻﾌﾞｽﾚｯｼｭﾎｰﾙﾄﾞｽﾛｰﾌﾟー
• 弱反転領域の電流
I DS
CCH GND
 qVGS 
 exp 
, n  1    1 
CG CH
 nkT 
CCH GND : チャネル グランド間容量
CG CH : ゲート チャネル間容量
• サブスレッシュホールドスロープ
nkT
S  ln 10
q
n:body factor coefficient
61
カップリングを表す容量モデル
ーバルクMOSFET－
• A：バルクMOSFET（強反転）
CG CH  Cox
Vg
Cox
CCH GND   si xd max  Cdepl
s1 : channel
• B：バルクMOSFET（弱反転）
Cdepl
CG CH  Cox
CCH GND   si xd  Cdepl
A, B
62
カップリングを表す容量モデル
ー完全空乏型SOI‐MOSFET－
• C:完全空乏型SOI-MOSFET （バック蓄積）
CGCH  Cox1 , CCH GND   si tsi  Csi
• D:完全空乏型SOI-MOSFET（バック空乏）
CG CH  Cox1 , CCH GND  CsiCox2 Csi  Cox2 
• E:完全空乏型SOI-MOSFET（バック反転）
CG CH  CsiCox1 Csi  Cox1 , CCH GND  Cox2 Vg
Vg
Cox1
s1 : channel
C si
s 2
Cox2
Cox1
s1 : channel
C si
s 2
C
Vg
D
Cox1
s1
C si
s 2 : channel
Cox2
E
63
カップリングを表す容量モデル
ー蓄積型SOI‐MOSFET－
• F:蓄積型SOI‐MOSFET（弱反転）
Vg
CG CH  Csi1Cox1 Csi1  Cox1 
s1
CCH GND  Csi 2Cox2 Csi 2  Cox2 
Csi1
min : channel
Csi 2
s 2
Cox2
Csi1   si xmin 
Csi 2   si t si  xmin 
xmin  : 最小電位の深さ
Cox1
F
64

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