NEW コース名 ＨＤＬによる階層設計 担当予定講師 瀬戸 克典 コ ー ス 番 号 CE071 開講日 （H29）2/2,3 内容 1. HDL と階層設計概要 4. 総合課題 2. シミュレーションから実機 （24 時間時計の製作） 実装まで 5. まとめ 3. 階層設計 目的 ・Verilog-HDL による設計手法が習得できる。 ・HDL における階層設計が理解できる。 ・テストベンチ作成が習得できる。 使用機器 FPGA(Xilinx) ボード、開発環境 ISE Project Navigator 持 参 品 筆記用具 講習時間 滋賀職業能力開発短期大学校（9：30 ∼ 16：30） 定 員 10名 受 講 料 11,500円
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