Includes
FLEX 10KA
FLEX 10K
エンベデッド・プログラマブル・
ロジック・デバイス・ファミリ
®
2001 年 3 月 ver.4.1
Data Sheet
■
特長
■
■
System-on-a-Programmable-Chip（SOPC）インテグレーションを可能にし
た、業界初のエンベデッド・プログラマブル・ロジック・デバイス（PLD）
ファミリ
効率的なメモリや特殊な論理機能などのメガファンクションを実現す
–
るエンベデッド・アレイ
汎用の論理機能を実現するロジック・アレイ
–
高集積
–
10,000 から 250,000 の標準ゲート（表 1 と 2 を参照）
最大 40,960 ビットまでの RAM: ロジック部の集積度を犠牲にすること
–
なく使用できるエンベデッド・アレイ・ブロック（EAB）あたり 2,048
ビットの RAM
システム・レベルの機能を提供
–
MultiVoltTM I/O インタフェースをサポート
–
5.0 V デバイスに対応した入力ピンの FLEX® 10KA デバイス
低消費電力（ほとんどのデバイスでスタンバイ・モードの標準規格が
–
0.5 mA 以下）
–
FLEX 10K と FLEX 10KA デバイスは PCI-SIG（Peripheral Component
Interconnect Special Interest Group）の PCI Local Bus Specification,
Revision 2.2 をサポート
–
FLEX 10KA デバイスは 3.3 V PCI に対応するため、ピン単位で選択可能
なプルアップ・クランプ・ダイオードを採用
–
FLEX 10KA デバイスは負荷が 8 pF 以下で 5.0 V PCI バスをサポート
–
IEEE Std. 1149.1-1990 の標準規格に準拠した JTAG（Joint Test Action
Group）バウンダリ・スキャン・テスト（BST）回路を内蔵、デバイス
内部にロジックを使用することなく JTAG BST を実現
表 1. FLEX 10K デバイスの特長
機能
EPF10K10 EPF10K20
EPF10K10A
EPF10K30 EPF10K40
EPF10K30A
EPF10K50
EPF10K50V
標準ゲート数 （ロジックと RAM）(1)
10,000
20,000
30,000
40,000
50,000
最大システム・ゲート数
31,000
63,000
69,000
93,000
116,000
ロジック・エレメント（LE）数
576
1,152
1,728
2,304
2,880
ロジック・アレイ・ブロック（LAB）数
72
144
216
288
360
3
6
6
8
10
6,144
12,288
12,288
16,384
20,480
150
189
246
189
310
エンベデッド・アレイ・ブロック
（EAB）数
トータル RAM ビット数
最大ユーザ I/O ピン数
Altera Corporation
A-DS-F10K-04.1/JPN
1
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 2. FLEX 10K デバイスの特長
EPF10K70
機能
EPF10K100
EPF10K100A
EPF10K130V
EPF10K250A
標準ゲート数（ロジックと RAM）(1)
70,000
100,000
130,000
250,000
最大システム・ゲート数
118,000
158,000
211,000
310,000
3,744
4,992
6,656
12,160
468
624
832
1,520
9
12
16
20
18,432
24,576
32,768
40,960
358
406
470
470
ロジック・エレメント（LE）数
ロジック・アレイ・ブロック（LAB）数
エンベデッド・アレイ・ブロック
（EAB）数
トータル RAM ビット数
最大ユーザ I/O ピン数
注:
(1) IEEE Std. 1149.1 の標準規格に準拠した内蔵の JTAG 回路により、標準または最大システムゲートに最大で 31,250 ゲート
が加算されています。
さらに多くの
特長
–
–
–
–
–
最先端の製造プロセスの採用により、3.3 V または 5.0 V の電源電圧で動
作（表 3 を参照）
外部のコンフィギュレーション・デバイス、インテリジェント・コント
ローラ、または JTAG ポートを通じたイン・サーキット・リコンフィ
ギュラビリティ（ICR）をサポート
ClockLockTM と ClockBoostTM のオプション機能により、クロックの遅
延とスキューの減少、およびクロック周波数の逓倍を実現
低クロック・スキューを実現するクロック分配ツリーを内蔵
すべてのデバイスに 100％実施されるファンクション・テストにより、
テスト・ベクタやスキャン・チェインの作成が不要
表 3. FLEX 10K と FLEX 10KA デバイスの電源電圧
5.0 V デバイス
EPF10K10
EPF10K20
EPF10K30
EPF10K40
EPF10K50
EPF10K70
EPF10K100
2
3.3 V デバイス
EPF10K10A
EPF10K30A
EPF10K50V
EPF10K100A
EPF10K130V
EPF10K250A
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
■
■
■
■
■
■
Altera Corporation
柔軟性の高いインタコネクト
高速で予測可能な配線遅延を提供する連続した配線構造の FastTrack®
–
インタコネクト
アダー、カウンタ、コンパレータのような演算機能を高速で実現する専
–
用キャリー・チェイン（ソフトウェア・ツールやメガファンクションが
自動的に使用）
高ファン・インの論理機能を高速で実現する専用カスケード・チェイン
–
（ソフトウェア・ツールやメガファンクションが自動的に使用）
内部でトライ・ステートのバスが実現できるトライ・ステート・エミュ
–
レーション機能
最大 6 本までのグローバル・クロック信号と 4 本のグローバル・クリア
–
信号
パワフルな I/O ピン
各ピンごとに個別に設定可能なトライ・ステート出力イネーブル・コン
–
トロール
各 I/O ピンにオープン・ドレイン出力のオプションを提供
–
スイッチング・ノイズを低減することができるプログラマブルな出力の
–
スルー・レート・コントロール
–
FLEX 10KA デバイスは活線挿抜（Hot-Socket）をサポート
高速のセットアップ・タイムと「Clock-to-Output」遅延を提供するペリフェ
ラル・レジスタ
柔軟性に富んだパッケージ・オプションを提供
–
84 ピンから 600 ピンまでの豊富なパッケージ・オプション（表 4 と 5 を
参照）
同一パッケージの FLEX 10K デバイス間でピン互換性を提供
–
ボード・スペースの効率を最大化する FineLine BGATM パッケージ
–
Windows ベースの PC、Sun SPARCstation および HP 9000 シリーズ 700/800
のワークステーション上で動作するアルテラの開発システムによるソフト
ウェア・デザイン・サポートと自動配置配線
EDIF ２００および３００ネットリスト・ファイルで供給される追加のデザイ
ン入力とシミュレーション・サポート、LPM（Library of Parameterized
Module）、DesignWare コンポーネント、Verilog HDL、VHDL や業界標準
の EDA ツールに対応したインタフェースは、Cadence、Exemplar Logic、
Mentor Graphics、OrCAD、Synopsys、Synplicity、VeriBest、Innoveda な
どの各ベンダから提供されています。
3
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 4. FLEX 10K のパッケージ・オプションと I/O ピン数 （１ / ２）
デバイス名
EPF10K10
84 ピン
PLCC
100 ピン
TQFP
59
EPF10K10A
66
EPF10K20
注 (1)
144 ピン
TQFP
208 ピン
PQFP
RQFP
102
134
102
134
102
147
EPF10K30
EPF10K30A
102
EPF10K40
240 ピン
PQFP
RQFP
189
147
189
147
189
147
189
EPF10K50
189
EPF10K50V
189
EPF10K70
189
EPF10K100
EPF10K100A
189
EPF10K130V
EPF10K250A
表 5. FLEX 10K のパッケージ・オプションと I/O ピン数 （２ / ２）
デバイス名
503 ピン
PGA
注 (1)
599 ピン
256 ピン
356 ピン
484 ピン
600 ピン 403 ピン
PGA
FineLine BGA
BGA
FineLine BGA
BGA
PGA
EPF10K10
EPF10K10A
150
150 (2)
EPF10K20
EPF10K30
246
EPF10K30A
191
246
246
EPF10K40
EPF10K50
274
EPF10K50V
274
EPF10K70
358
EPF10K100
406
EPF10K100A
274
310
369
406
EPF10K130V
470
470
EPF10K250A
470
470
注:
(1) FLEX 10K および FLEX 10KA デバイスには、プラスチック・J リード・チップ・キャリア（PLCC）、薄型クワッド・フ
ラット・パック（TQFP）
、プラスチック・クワッド・フラット・パック（PQFP）、パワー・クワッド・フラット・パック
（RQFP）
、ボール・グリッド・アレイ（BGA）、ピン・グリッド・アレイ（PGA）、および FineLine BGATM の各パッケー
(2)
4
ジが提供されています。
このオプションは、256 ピンの FineLine BGA パッケージでサポートされています。SameFrame ピン・マイグレーション
を使用することにより、すべての FineLine BGA パッケージがピン互換になります。例えば、256 ピンと 484 ピンの FineLine
BGA パッケージを両方サポートするようなボードをデザインできます。アルテラのソフトウェアを使用すると、将来のマ
イグレーション設定時に自動的にピンのコンフリクトを避けることができます。
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FLEX 10K Embedded Programmable Logic Device Family Data Sheet
概要
アルテラの FLEX 10K デバイスは業界初のエンベデッド PLD です。リコンフィ
ギュラブルな CMOS の SRAM エレメントをベースにした Flexible Logic Element
MatriX（FLEX）アーキテクチャは、一般的なゲートアレイのメガファンクショ
ンの実現に必要な機能をすべて持っています。最大 250,000 ゲートの集積度を持つ
FLEX 10K ファミリは、複数の 32 ビット・バスを含むシステム全体の機能を 1 個
のデバイスで実現するために必要な集積度、スピードそして回路機能を提供して
います。
FLEX 10K デバイスはリコンフィギュラブルとなっており、出荷前に 100％テスト
されています。このため、設計者が故障検出用のテスト・ベクタを作成する必要
がありません。また、FLEX 10K デバイスでは要求される個々の機能をボード上
でコンフィギュレーションできるため、ASIC の場合のようにデザインの異なるデ
バイスごとに在庫を管理する必要がありません。
表 6 は代表的なアプリケーションを実現したときの FLEX 10K の性能を示したもの
です。すべての性能値は Synopsys の DesignWare または LPM ファンクションを
使用して得られたものです。各アプリケーションの実現には特別なデザイン・テ
クニックを必要とせず、使用するファンクションを Verilog HDL、VHDL、アル
テラ・ハードウェア記述言語（AHDL）
、または回路図デザイン・ファイル内でイ
ンスタンス化するか、記述するだけです。
表 6. FLEX 10K と FLEX 10KA の性能
アプリケーション
使用リソース
LE 数
性能
単位
EAB 数 – 1 スピード・ – 2 スピード・ – 3 スピード・ – 4 スピード・
グレード
グレード
グレード
グレード
16 ビット・ローダブル・
カウンタ (1)
16
0
204
166
125
95
MHz
16 ビット・
16
0
204
166
125
95
MHz
10
0
4.2
5.8
6.0
7.0
ns
256 × 8 RAM のリード・
サイクル・スピード (3)
0
1
172
145
108
84
MHz
256 × 8 RAM のライト・
0
1
106
89
68
63
MHz
アキュムレータ (1)
16 対 1
マルチプレクサ (2)
サイクル・スピード (3)
注:
(1) このアプリケーションでは、各スピード・グレードがクロック信号の High および Low の規格による制限を受けます。
(2) このアプリケーションは入力と出力に組み合わせ回路を使用しています。
(3) このアプリケーションは入力と出力にレジスタ付き回路を使用しています。
Altera Corporation
5
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
FLEX 10K のアーキテクチャは、ゲートアレイ市場で急速に普及しているエンベ
デッド・ゲートアレイに近い構造となっています。エンベデッド・ゲートアレイ
では、汎用ロジックが標準的なゲートアレイと同じように一般的な“シー・オブ・
ゲート”アーキテクチャの中で実現されます。また、エンベデッド・ゲートアレ
イは、大規模で特殊な論理機能を実現するためにダイの一部に専用のエリアを
持っています。エンベデッド・ゲートアレイでは、こうした論理機能がシリコン
上にエンベデッドに実現されるため、一般的なゲートアレイに比較してそのダイ・
サイズが縮小され、スピードが改善されます。ただし、エンベデッドに実現され
たメガファンクションをカスタマイズすることは一般的に不可能であり、デザイ
ンの自由度には一定の制限が生じてしまいます。これに対して FLEX 10K デバイ
スはプログラマブルとなっているため、設計者はデバッグの段階で繰り返し設計
変更を行いながら、エンベデッドなメガファンクションと汎用のロジックの双方
をカスタマイズすることができます。
FLEX 10K の各デバイスにはエンベデッド・アレイとロジック・アレイとが内蔵
されています。エンベデッド・アレイは多様なメモリ機能、ディジタル信号処理
（DSP）、マイクロコントローラ、多ビット幅のデータ・パス操作、データ変換な
どのような複雑な論理機能を実現するときに使用されます。ロジック・アレイは
ゲートアレイの“シー・オブ・ゲート”と同じ機能を実行します。つまり、ロジッ
ク・アレイはカウンタ、アダー、ステート・マシン、マルチプレクサなどの汎用
のロジックを実現するために使用されます。このエンベデッド・アレイとロジッ
ク・アレイを組み合わせることによって、FLEX 10K デバイスにはエンベデッド・
ゲートアレイと同じ高い性能と集積度が提供され、設計者はシステム全体を 1 個
のデバイスで実現することができます。
FLEX 10K デバイスはシステム電源の投入時にアルテラのシリアル・コンフィギュ
レーション・デバイスにストアされたデータ、またはシステム・コントローラか
ら提供されるデータによってコンフィギュレーションされます。アルテラは
FLEX 10K デバイスをシリアルのデータ・ストリームでコンフィギュレーション
するためのコンフィギュレーション・デバイス、EPC1、EPC2、EPC16、および
EPC1441を提供しています。コンフィギュレーション・データはシステム内のRAM、
アルテラの BitBlasterTM シリアル・ダウンロード・ケーブル、ByteBlasterMVTM
パラレル・ポート・ダウンロード・ケーブルからもダウンロードすることができ
ます。FLEX 10K デバイスをコンフィギュレーションした後、デバイスをリセッ
トして新しいデータをロードすることによって、イン・サーキットでリコンフィ
ギュレーションすることができます。リコンフィギュレーションに要する時間は
320 ms 以内であるため、システムの動作中にリアルタイムの変更を行うことがで
きます。
FLEX 10K デバイスにはマイクロプロセッサから FLEX 10K デバイスをコンフィ
ギュレーションするための最適化されたインタフェースが提供されており、マイ
クロプロセッサからシリアルまたはパラレル、同期または非同期でコンフィギュ
レーションすることが可能です。また、このインタフェースにより、マイクロプ
ロセッサは FLEX 10K デバイスをメモリとして扱うことができ、バーチャルなメ
モリ・アドレスにデータを書き込むことによって FLEX 10K デバイスをコンフィ
ギュレーションすることができるため、デバイスのリコンフィギュレーションが
容易に行えます。
6
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
f
詳細については、下記の資料を参照してください。
■
■
■
■
「Configuration Devices for APEX & FLEX Devices」データシート
「BitBlaster Serial Download Cable」データシート
「ByteBlasterMV Parallel Port Download Cable」データシート
アプリケーション・ノート、AN 116「Configuring APEX 20K, FLEX 10K &
FLEX 6000 Devices」
FLEX 10K デバイスのデザインはアルテラの開発システムによってサポートされ
ています。アルテラの開発システムは回路図、アルテラ・ハードウェア記述言語
（AHDL）を含むテキスト、波形の各デザイン入力、コンパイレーション、論理合
成、完全なシミュレーション、ワースト・ケースのタイミング解析、そしてデバ
イス・コンフィギュレーションまでの機能を 1 パッケージに統合した開発ツール
です。アルテラのソフトウェアは PC および UNIX 上で動作する業界標準の EDA
ツ ー ル を 使 用 し た デ ザ イ ン 入 力 と シ ミ ュ レ ー シ ョ ン を サ ポ ー ト す る た め、
EDIF ２００および３００、LPM、VHDL、Verilog HDL などのインタフェース
も提供しています。
アルテラのソフトウェアは、論理合成やシミュレーションに使用されるゲートア
レイ用の EDA ツールと簡単にインタフェースすることができます。例えば、アル
テラのソフトウェアは Cadence の Verilog-XL などのツールでシミュレーションを
行うための Verilog HDL ファイルを生成することができます。また、アルテラの
ソフトウェアには、高速のカウンタや演算機能を実現するときに使用されるキャ
リー・チェインのような各デバイス固有の機能を使用した EDA ライブラリも含ま
れています。例えば、アルテラのソフトウェアと共に供給される Synopsys の
Design Compiler のライブラリには、FLEX 10K のアーキテクチャに最適化され
た DesignWare ファンクションが含まれています。
アルテラの開発システムは Windows ベースの PC と Sun SPARCstation、および
HP 9000 シリーズ 700/800 の各ワークステーション上で動作します。
f
Altera Corporation
詳 細 に つ い て は、
「MAX+PLUS II Programmable Logic Development System &
Software」データシート（日本語版有り）を参照してください。
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FLEX 10K Embedded Programmable Logic Device Family Data Sheet
機能の説明
FLEX 10K の各デバイスはメモリや特別な論理機能を実現するためのエンベデッ
ド・アレイと、汎用のロジックを実現するためのロジック・アレイによって構成
されています。
エンベデッド・アレイは複数の EAB によって構成されています。エンベデッド・
アレイにメモリの機能を実現する場合は各 EAB に 2,048 ビット分のメモリ・エレ
メントが提供され、これを使用して RAM、ROM、デュアル・ポート RAM また
は FIFO（First-In First-Out）を構成することができます。また、ロジックを実現
する場合は、各 EAB から 100 から 600 ゲートに相当するロジックのリソースが提
供され、マルチプライヤ、マイクロコントローラ、ステート・マシン、DSP 機能
などの複雑な論理機能を構成するときに使用できます。各 EAB は個別に独立して
使用することができ、また大規模な論理機能を実現する場合には複数の EAB を結
合させて使用することもできます。
ロジック・アレイは複数のロジック・アレイ・ブロック（LAB）によって構成さ
れています。そして、各 LAB は 8 個の LE とローカル・インタコネクトによって
、プ
構成されています。1 個の LE には 4 入力のルック・アップ・テーブル（LUT）
またキャリーとカスケー
ログラマブルなフリップフロップが各 1 個含まれており、
ドの機能を実現するための専用パスも含まれています。8 ビットのカウンタ、アド
レス・デコーダ、ステート・マシンなどのような中規模の論理ブロックは 8 個の
LE で構成することができ、複数の LAB を使用してさらに大規模な論理ブロック
を構成することもできます。1 個の LAB は約 96 ユーザブル・ゲートに相当する集
積度を持っています。
FLEX 10K デバイスの内部、およびデバイス・ピンとデバイス内部との信号の接
続は、デバイス全体を縦方向および横方向に走っている高速で連続したロウ・チャ
ネルとカラム・チャネルの配線パス、FastTrack インタコネクトによって行われま
す。
各 I/O ピンはロウとカラムの FastTrack インタコネクトの先端に配置されている
I/O エレメント（IOE）と接続されます。各 IOE は双方向の I/O バッファと入力
レジスタまたは出力レジスタとして使用できるフリップフロップを持っており、
デバイスの入出力信号および双方向の信号に使用することができます。専用のク
ロック・ピンを使用した場合は、これらのレジスタがこれまでにない高い性能を
実現します。このレジスタが入力レジスタとして使用された場合には 1.6 ns まで
のセットアップ・タイムと 0 ns のホールド・タイムが、また出力レジスタとして
使用された場合には 5.3 ns までの「Clock-to-Output」遅延が提供されます。ま
た、IOE には JTAG BST のサポート、スルー・レート・コントロール、トライ・
ステート・バッファ、オープン・ドレイン出力などの多様な機能が提供されてい
ます。
図 1 は FLEX 10K アーキテクチャのブロック図を示したものです。ここで、複数の
LE のグループが 1 個の LAB を構成しており、各 LAB はロウおよびカラム方向の
各位置に配置されています。そして各ロウの位置には 1 個の EAB が配置されてい
ます。LAB および EAB 間は FastTrack インタコネクトによって相互に接続されま
す。また、ロウとカラムの FastTrack インタコネクトの先端には IOE が配置され
ています。
8
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
図 1. FLEX 10K デバイスのブロック図
EAB
I/O
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
EAB
LAB
IOE
IOE
IOE
IOE
LE
EAB
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
FLEX 10K デバイスにはフリップフロップのコントロール入力信号をドライブす
る 6 本の入力専用ピンが提供されており、高速でスキューの小さい（1.5 ns 以下）
コントロール信号を効率的にデバイス全体に供給することができます。これらの
コントロール信号の接続には FastTrack インタ コネクトよりも遅延が短くス
キューの小さな専用の高速配線チャネルが使用されます。4 本の入力専用ピンは 4
本のグローバル信号をドライブします。また、これら 4 本のグローバル信号は内
部のロジックからもドライブすることができるようになっており、クロック・デ
バイダやデバイス内の多数のレジスタを非同期にクリアする信号の内部生成に理
想的なソリューションが提供されています。
エンベデッド・アレイ・ブロック
EAB は入力と出力のポートにレジスタを持った柔軟性の高い RAM となっており、
一般的なゲートアレイのメガファンクションを構成する場合にも使用されます。
EAB の持つサイズと高い柔軟性はマルチプライヤ、ベクタ・スケーラ、エラー・
コレクション回路などのようなメモリ以外の回路機能の構成にも最適となってい
ます。これらの回路機能はディジタル・フィルタやマイクロコントローラなどの
アプリケーションに使用できます。
Altera Corporation
9
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
これらの論理機能はコンフィギュレーションの期間にリード・オンリのパターン
を EAB にプログラミングして 1 個の大きな LUT を形成することによって実現され
ます。LUT を使用した組み合わせ機能では、ロジックの出力が論理演算ではなく
この LUT にプログラムされたパターンによって決定されます。この組み合わせ回
路を実現する方法は通常のロジックの実現に使用されるアルゴリズムよりも高速
となり、この高い性能は EAB の高速アクセス・タイムによってさらに強化されて
います。また、EAB の高い 集積度 によ り、FPGA（Field Programmable Gate
Array）の RAM ブロックや複数の LE をリンクさせた場合のような配線遅延を発
生させることなく、複雑な機能を 1 段のロジック・レベルで実現することができ
ます。例えば、8 ビット入力／ 8 ビット出力の 4 × 4 ビットのマルチプライヤは 1
個の EAB で実現できます。
LPM ファンクションのようなパラメータ化されたファ
ンクションは、EAB の提供する利点を自動的に活用することができます。
EAB は、デバイス全体に分散した小規模な RAM のアレイによってオン・ボード
RAM を実現する FPGA よりもすぐれた特長を持っています。これらの FPGA の
RAM ブロックは遅延を含んでおり、メモリ・サイズの増大と共に遅延時間の予測
が難しくなります。さらに、FPGA の RAM ブロックでは大きなサイズのメモリ
を構成する場合に複数の小規模な RAM ブロック間を接続する必要があるため、配
線の問題が生じがちです。これに対して FLEX 10K では、大規模な専用の RAM ブ
ロックの構成に EAB が使用できるため、配線やタイミングに関連した問題が解消
されます。
EAB は同期型の RAM の構成にも使用することができ、非同期型の RAM よりも
簡単に実現できます。非同期型の RAM はライト・イネーブル（WE）信号を生成
する必要があり、アドレスとデータの信号はこの WE 信号に対して規定されたセッ
トアップ・タイムとホールド・タイムを守る必要があります。これに対して EAB
を使用した同期型 RAM では自分自身の WE 信号が生成され、対応するグローバ
ル・クロックに対してタイミングが取られます。セルフ・タイミング機能を持つ
EAB の RAM を使用した回路では、必要となるタイミングは、グローバル・クロッ
クで規定されるセットアップ・タイムとホールド・タイムのみとなります。
EAB が RAM として使用された場合、そのメモリ構成を 256 × 8、512 × 4、1,024 × 2、
または 2,048 × 1 のいずれかに設定することができます。
図 2 を参照してください。
図 2. EAB のメモリ構成
256 × 8
10
512 × 4
1,024 × 2
2,048 × 1
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FLEX 10K Embedded Programmable Logic Device Family Data Sheet
複数の EAB を接続することによって、さらに大規模なメモリを構成することがで
きます。例えば、2 個の 256 × 8 の RAM を接続して 256 × 16 の構成にしたり、2
個の 512 × 4 の RAM を接続して 1 個の 512 × 8 の構成にすることもできます。
図 3 を参照してください。
図 3. 複数の EAB を接続した例
256 × 16
512 × 8
256 × 8
512 × 4
256 × 8
512 × 4
必要に応じて、デバイス内のすべての EAB をカスケード接続して 1 個の RAM を
構成することも可能です。EAB はタイミングに影響を与えることなく、最大 2,048
ワードまでの RAM を構成するようにカスケード接続することができます。アル
テラのソフトウェアは指定された RAM を実現するために必要な複数の EAB を自
動的に接続します。
EAB はクロック信号のドライブとコントロールのために柔軟性の高いオプション
を提供しています。EAB の入力と出力には異なるクロックを使用することができ
ます。データの入力、EAB の出力、アドレスと WE 信号の入力には個別にレジス
タを挿入することができます。グローバル信号と EAB のローカル・インタコネク
トは WE 信号をドライブすることができます。また、EAB のクロック信号は、専
用のクロック・ピン、グローバル信号、または EAB のローカル・インタコネクト
からドライブすることができます。LE は EAB のローカル・インタコネクトをド
ライブするようになっているため、LE で WE 信号または EAB のクロック信号を
コントロールすることができます。
各 EAB の入力はロウ・インタコネクトと接続されており、出力はロウ・インタコ
ネクトとカラム・インタコネクトをドライブすることができます。各 EAB の出力
は最大 2 本までのロウ・チャネルとカラム・チャネルをドライブすることができ、
使用されていないロウ・チャネルを他の LE からドライブすることができます。こ
の機能は EAB の出力に対する配線のリソースを増加させます。図 4 を参照してく
ださい。
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11
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
図 4. FLEX 10K のエンベデッド・アレイ・ブロック
1
2, 4, 8, 16
6
D
D
Q
24
Q
8, 4, 2, 1
2, 4, 8, 16
D
Q
8, 9, 10, 11
RAM/ROM
256 × 8
512 × 4
1,024 × 2
2,048 × 1
WE
D
EAB
Q
1
注:
(1) EPF10K10、EPF10K10A、EPF10K20、EPF10K30、EPF10K30A、EPF10K40、EPF10K50、EPF10K50V の各デバイスの
EAB ローカル・インタコネクトは 22 チャネルあり、EPF10K70、EPF10K100、EPF10K100A、EPF10K130V、EPF10K250A
の各デバイスには 26 チャネルあります。
12
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ロジック・アレイ・ブロック
各 LAB は 8 個の LE、関連したキャリー・チェインとカスケード・チェイン、LAB
のコントロール信号、そして LAB ローカル・インタコネクトによって構成されて
います。LAB は FLEX 10K アーキテクチャに対してコース・グレインの構造を提
供しており、デバイス使用効率の最適化と高い性能を提供し、効率的な配線を容
易にしています。図 5 を参照してください。
図 5. FLEX 10K の LAB
1
6
16
LAB
2
4
11
4
LAB
4
2
4
LE1
4
LE2
4
LE3
4
LE4
4
LE5
4
LE6
4
LE7
4
LE8
8
2
8
24
8
16
注:
(1) EPF10K10、EPF10K10A、EPF10K20、EPF10K30、EPF10K30A、EPF10K40、EPF10K50、EPF10K50V の各デバイスは
ロウ・インタコネクトから LAB ローカル・インタコネクト・チャネルへの入力を 22 本持っており、EPF10K70、EPF10K100、
EPF10K100A、EPF10K130V、EPF10K250A の各デバイスは 26 本の入力を持っています。
(2) EPF10K10、EPF10K10A、EPF10K20、EPF10K30、EPF10K30A、EPF10K40、EPF10K50、EPF10K50V の各デバイスは
LAB ローカル・インタコネクトを 30 チャネル持っており、EPF10K70、EPF10K100、EPF10K100A、EPF10K130V、
EPF10K250A の各デバイスは 34 チャネル持っています。
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13
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
各 LAB には極性反転が可能な 4 本のコントロール信号が提供されており、これら
は 8 個すべての LE で使用することができます。このうちの 2 本の信号はクロック
として使用することができ、残りの 2 本はクリア／プリセットのコントロール信
号として使用することができます。LAB のクロックは、専用のクロック入力ピン、
グローバル信号、I/O 信号、または LAB のローカル・インタコネクトを経由した
内部信号によってドライブすることができます。また、LAB のプリセットとクリ
アのコントロール信号は、グローバル信号、I/O 信号、または LAB ローカル・イ
ンタコネクトを経由した内部信号によってドライブすることができます。グロー
バル・コントロール信号はデバイス全体で非常にスキューの小さい非同期のコン
トロール信号となるため、通常はグローバル・クロック、クリアまたはプリセッ
トの信号として使用されます。コントロール信号のためのロジックが必要となる
場合は、任意の LAB 内の 1 個または複数の LE を使用して生成し、ターゲットと
なる LAB のローカル・インタコネクトをドライブすることができます。また、LE
の出力からグローバル・コントロール信号を生成することもできます。
ロジック・エレメント
ロジック・エレメント（LE）は FLEX 10K アーキテクチャが持つロジックの最小
単位となっており、高いデバイス使用効率を実現するコンパクトなサイズとなっ
ています。各 LE には 4 変数によるあらゆる論理演算が高速で実行できる 4 入力の
LUT が含まれています。さらに、各 LE には同期イネーブル機能を持ったプログ
ラマブルなフリップフロップ、キャリー・チェイン、カスケード・チェインが含
まれています。各 LE は、ローカル・インタコネクトおよび FastTrack インタコネ
クトの双方をドライブするようになっています。図 6 を参照してください。
図 6. FLEX 10K のロジック・エレメント
data1
data2
data3
data4
LUT
D
PRN
Q
FastTrack
ENA
CLRN
LAB
labctrl1
labctrl2
labctrl3
labctrl4
14
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FLEX 10K Embedded Programmable Logic Device Family Data Sheet
LE 内のプログラマブル・フリップフロップは、D、T、JK または SR タイプの動作
を行うようにコンフィギュレーションすることができます。フリップフロップの
クロック、クリア、プリセットの各信号は、グローバル信号、汎用の I/O ピン、
または任意の内部ロジックからドライブすることができます。組み合わせ回路を
構成する場合はフリップフロップがバイパスされ、LUT の出力が LE の出力を直
接ドライブします。
LE はインタコネクトをドライブする 2 本の出力を持っています。このうちの 1 本
はローカル・インタ コネクトをドライブし、もう 1 本はロウまたはカラムの
FastTrack インタコネクトをドライブします。この 2 本の LE の出力はそれぞれ個
別にコントロールすることができます。例えば、LUT が一方の出力をドライブして
いるときに、レジスタがもう一方の出力をドライブするような構造に設定すること
ができます。この機能はレジスタ・パッキングと呼ばれ、LUT とレジスタをそれ
ぞれ独立した機能に使用できるため、LE の使用効率を改善することができます。
FLEX 10K のアーキテクチャでは、ローカル・インタコネクトを使用することな
く隣接した LE 間を接続する高速の専用データ・パスとして、キャリー・チェイン
とカスケード・チェインが提供されています。キャリー・チェインは高速のカウ
ンタとアダーを構成するときに使用され、カスケード・チェインは多入力の論理
機能を最小の遅延時間で実現するときに使用されます。カスケード・チェインと
キャリー・チェインは LAB 内のすべての LE、およびデバイス内の同じロウの位
置に配置されているすべての LAB 間を接続することができます。ただし、この
キャリーとカスケードのチェインが多数使用された場合には、配線の柔軟性が低
下することがあります。したがって、これらのチェインはデザイン内でスピード
がクリティカルとなる部分に限定して使用する必要があります。
キャリー・チェイン
キャリー・チェインはキャリーを LE 間で非常に高速（最高速バージョンで 0.2 ns
以下）で転送します。下位ビットからのキャリー・イン信号はキャリー・チェイ
ンを通って上位ビットに転送され、上位ビットのキャリー・チェインと LUT の双
方に入力されます。この機能を使用することによって、FLEX 10K アーキテクチャ
はカウンタやアダー、指定したビット幅のコンパレータを高速で実現することが
できます。キャリー・チェインのロジックはデザインの処理段階でコンパイラに
よって自動的に生成され、またデザインの入力時にマニュアルで指定することも
できます。LPM や DesignWare のようなパラメータ化されたファンクションは
キャリー・チェインの利点を自動的に活用します。
複数の LAB をリンクさせることによって、8 個以上の LE で接続される長いキャ
リー・チェインが自動的に生成されます。フィッティング機能を強化するため、長
いキャリー・チェインは同じロウの LAB を 1 個おきにスキップするようになって
います。このため、複数の LAB を通る長いキャリー・チェインは、偶数番号の
LAB から偶数番号の LAB へ、あるいは奇数番号の LAB から奇数番号の LAB へと
スキップして接続されます。例えば、最初の LAB の最後の LE は同じロウにある
3 番目の LAB の最初の LE にキャリーを転送するようになっています。また、キャ
リー・チェインは各ロウの中央に位置している EAB を超えて接続することはでき
ません。例えば、EPF10K50 では、キャリー・チェインが 18 番目の LAB でストッ
プし、新しいキャリー・チェインが 19 番目の LAB からスタートします。
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15
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
図 7 は n ＋ 1 個の LE とキャリー・チェインを使った n ビットのフル・アダーがど
のように実現されるかを示したものです。ここで、LUT の一部を使用して入力信
号とキャリー・イン信号から 2 ビットのサム（和）を生成します。そして、この
サムは LE の出力に接続されます。レジスタは単純なアダーを構成する場合、バイ
パスすることができます。もしくはアキュムレータの機能として使用することも
できます。キャリー・チェインのロジックはキャリー・アウトの信号を生成し、こ
の信号は次の上位ビットのキャリー・イン信号に直接、接続されます。最後のキャ
リー・アウト信号は LE に接続され、この最後の LE で通常の信号と同じように使
用できるようになります。
図 7. キャリー・チェインの動作（n ビットのフル・アダー）
a1
b1
s1
LUT
LE1
a2
b2
s2
LUT
LE2
an
bn
sn
LUT
LEn
LUT
LEn + 1
16
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カスケード・チェイン
FLEX 10K のアーキテクチャは、カスケード・チェインを使用することによって
非常に大きなファン・インを持った回路機能を実現できるようになっています。隣
接している複数の LUT をパラレルに動作させ、
その間の中間値をカスケード・チェ
インを使ってシリアルに転送させることによって論理機能の一部を実現すること
ができます。このカスケード・チェインは隣接した LE の出力を接続して論理積
（Logical AND）またはドモルガンの反転定理による論理和（Logical OR）を実
現することができます。追加される各 LE は入力ビット幅の機能を LE あたり 0.7 ns
の遅延時間で 4 ビットずつ効率的に拡張します。カスケード・チェインのロジッ
クはデザインの処理段階でコンパイラによって自動的に生成され、またデザイン
の入力時にマニュアルで指定することもできます。
複数の LAB をリンクさせることによって、8 ビット以上の長さのカスケード・チェ
インが自動的に生成されます。配線を容易にするため、長いカスケード・チェイ
ンは同じロウに配置された隣の LAB をスキップして接続されます。複数の LAB を
通る長いカスケード・チェインは、偶数番号の LAB から偶数番号の LAB へ、あ
るいは奇数番号の LAB から奇数番号の LAB へとスキップして接続されます（例
えば、最初の LAB 内の最後の LE は同じロウにある 3 番目の LAB 内の最初の LE に
カスケード接続されます）。カスケード・チェインは各ロウの中央部分を超えて接
続することはできません（例えば、EPF10K50 ではカスケード・チェインが 18 番
目の LAB でストップし、新しいカスケード・チェインが 19 番目の LAB からスター
トします）
。これは各ロウの中央部に EAB が配置されているためです。
図 8 は大きなファン・インを持つ回路機能を実現するときにカスケード・チェイ
ンが隣接した LE 間でどのように接続されるかを示したものです。この例は n 個の
LE で 4n 個の変数を持つ論理機能が実現できることを示しています。LE の遅延は
1.6 ns 以下、カスケード・チェインの遅延は 0.7 ns 以下です。カスケード・チェイ
ンを使用した場合、16 ビット・アドレスのデコードを 3.7 ns のスピードで実現で
きます。
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17
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図 8. カスケード・チェインの動作
AND
OR
d[3..0]
d[3..0]
LUT
LUT
LE1
d[7..4]
LE1
d[7..4]
LUT
LUT
LE2
d[(4n-1)..(4n-4)]
LE2
d[(4n-1)..(4n-4)]
LUT
LUT
LEn
LEn
LE の動作モード
FLEX 10K の LE は次の 4 種類のモードのいずれかで動作します。
■
■
■
■
ノーマル・モード
演算モード
アップ／ダウン・カウンタ・モード
クリアブル・カウンタ・モード
これらの各モードでは、LE のリソースをそれぞれ異なる形で使用します。LE に
は各モードで、計 7 本の入力が提供されており（LAB ローカル・インタコネクト
からの 4 本とプログラマブル・レジスタからのフィードバック、前段の LE からの
キャリー・インとカスケード・インの計 7 本）、要求される論理機能を実現するた
めにこれらの入力はそれぞれ異なるリソースに接続されます。LE のレジスタのク
ロック、およびクリアとプリセットのコントロールには 3 本の入力が提供されて
います。アルテラのソフトウェアは、LPM や DesignWare ファンクションのよう
なパラメータ化されたファンクションと共に、カウンタやアダー、マルチプライ
ヤなどのような標準的なファンクションに対して適切な動作モードを自動的に選
択します。また、必要に応じて、ユーザは性能が最適化される LE の動作モードを
選択して、特定用途のファンクションを作成することもできます。
この FLEX 10K のアーキテクチャでは、4 種類すべてのモードでレジスタに対する
同期クロック・イネーブルの機能が提供されています。アルテラのソフトウェア
は、DATA1 を使用してレジスタに同期イネーブル機能を設定することができるた
め、完全な同期型の設計が簡単に行えます。
図 9 は LE の各動作モードを示したものです。
18
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FLEX 10K Embedded Programmable Logic Device Family Data Sheet
図 9. FLEX 10K の LE の各動作モード
1
FastTrack
LE
data1
data2
4
D
LUT
PRN
Q
data3
ENA
CLRN
LE
data4
LE
data1
data2
D
3
PRN
Q
LUT
ENA
CLRN
3
LUT
data1 (ena)
data2 (u/d)
3
LUT
1
D
PRN
Q
LE
0
data3 (data)
ENA
CLRN
3
LUT
data4 (nload)
data1 (ena)
data2 (nclr)
3
LUT
1
D
PRN
Q
LE
0
data3 (data)
ENA
CLRN
3
LUT
data4 (nload)
注:
(1) カスケード・チェインでは、パックド・レジスタは使用できません。
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19
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ノーマル・モード
ノーマル・モードは汎用のロジック・アプリケーションや、カスケード・チェイ
ンの長所が活用できる多入力のデコーダなどに適しています。ノーマル・モード
では、LAB ローカル・インタコネクトからの 4 本のデータ入力とキャリー・イン
が 4 入力 LUT の入力になります。コンパイラは DATA3 の信号とキャリー・イン
のいずれかを LUT の入力として自動的に選択します。LUT の出力をカスケード・
インの信号と組み合わせることによって、カスケード・アウトの信号を通ってカ
スケード・チェインを構成することができます。レジスタまたは LUT を使用して、
ローカル・インタコネクトと FastTrack インタコネクトの双方を同時にドライブ
することができます。
LE 内の LUT とレジスタはそれぞれ個別に独立させた状態で使用することができ、
この機能はレジスタ・パッキングと呼ばれています。このレジスタ・パッキング
の機能をサポートするため、LE には 2 本の出力が提供されています。一方の出力
はローカル・インタコネクトをドライブし、もう一方の出力は FastTrack インタ
コネクトをドライブします。DATA4 の信号はレジスタを直接ドライブすることが
でき、LUT がレジスタされた信号から独立した状態で論理演算を行うことができ
ます。この場合、LUT では 3 入力の論理が行われ、4 番目の独立した信号がレジス
タに保持されます。また、LUT に 4 入力の論理を生成させ、このうちの 1 本の入
力信号でレジスタをドライブするように設定することもできます。パックされた
LE の中のレジスタは、クロック・イネーブル、クリア、プリセットの各信号を使
用することができます。パックされた LE では、LUT にローカル・インタコネク
トをドライブさせながらレジスタから FastTrack インタコネクトをドライブする
状態にすることができ、またこの逆の設定を行うことができます。
演算モード
演算モードでは、アダー、アキュムレータ、コンパレータの構成に最適な 3 入力
の LUT が 2 個提供されます。このうち 1 個の LUT は 3 入力の論理を実現し、もう
1 個の LUT がキャリー・アウトを生成します。19 ページの図 9 に示されているよ
うに、最初の LUT はキャリー・イン信号と LAB ローカル・インタコネクトから
の 2 本の入力を使用して組み合わせ出力またはレジスタ出力生成します。アダー
を構成した場合は、この出力は a と b とキャリー・イン信号による 3 ビットのサム
（和）となります。そして、2 番目の LUT は同じ 3 本の信号からキャリー・アウト
信号を生成して、キャリー・チェインを構成します。演算モードではカスケード・
チェインの使用が同時にサポートされます。
20
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FLEX 10K Embedded Programmable Logic Device Family Data Sheet
アップ／ダウン・カウンタ・モード
アップ／ダウン・カウンタ・モードでは、カウンタ・イネーブル、クロック・イ
ネーブル、同期アップ／ダウン・コントロールの各信号と、データ・ロードのオ
プション機能用の信号が提供されます。これらのコントロール信号は LAB ローカ
ル・インタコネクトからのデータ入力、キャリー・イン信号、プログラマブル・
レジスタの出力フィードバック信号によって生成されます。アップ／ダウン・カ
ウンタ・モードでは、3 入力の LUT が 2 個使用されます。そのうちの 1 個はカウン
タ・データを生成し、もう一方の LUT が高速のキャリー・ビットを生成します。
2 対 1 のマルチプレクサにより、データの同期ロード機能が提供されています。ま
た、LUT のリソースを使用することなく、クリアとプリセットのレジスタ・コン
トロール信号を使用した非同期のデータ・ロードを行うこともできます。
クリアブル・カウンタ・モード
クリアブル・カウンタ・モードはアップ／ダウン・カウンタ・モードと類似して
いますが、アップ／ダウン・コントロールの代わりに同期クリアの機能がサポー
トされています。このモードでは、アップ／ダウン・カウンタ・モードのカスケー
ド入力の代わりにクリア入力が使用されます。クリアブル・カウンタ・モードで
は、3 入力の LUT が 2 個使用されます。そのうちの 1 個はカウンタ・データを生成
し、もう一方の LUT が高速のキャリー・ビットを生成します。また、2 対 1 マル
チプレクサを使用した同期ロードの機能がサポートされています。このマルチプ
レクサの出力は同期クリアの信号と AND されるようになっています。
インターナル・トライ・ステート・エミュレーション
FLEX 10K には、インターナル・トライ・ステート・エミュレーション機能が提
供されており、実際のトライ・ステート・バスのような制限を受けることなく、デ
バイス内部にトライ・ステートを実現することができます。実際のトライ・ステー
ト・バスでは、トライ・ステート・バッファの出力イネーブル（OE）信号がバス
をドライブする信号を選択します。ただし、複数の OE 信号がアクティブになった
ときには、競合する複数の信号がバスをドライブすることになります。逆に言え
ば、どの OE 信号もアクティブにならない場合には、バスがフローティングの状態
となります。インターナル・トライ・ステート・エミュレーションの機能は、競
合するトライ・ステート・バッファを Low の値に、フローティング状態のバスを
High の値にしてこれらの問題を解消します。アルテラのソフトウェアはマルチプ
レクサを使用してトライ・ステート・バスの機能を自動的に実現します。
クリアおよびプリセット・ロジック・コントロール
プログラマブル・レジスタのクリアとプリセットの機能を実現するロジックは、
LE の入力となっている DATA3、LABCTRL1、LABCTRL2 の信号によって構成
することができます。LE のクリアとプリセットのコントロール機能はレジスタに
非同期でデータをロードするときにも使用されます。また、LABCTRL1 または
LABCTRL2 を使用して、非同期クリアの機能を実現することもできます。さらに、
LABCTRL1 によってコントロールされる非同期データ・ロード機能を持つレジス
タの設定も行うことができます。この場合、レジスタにロードされるデータは
DATA3 から入力され、LABCTRL1 がアクティブになったときにレジスタへ
DATA3 の信号がロードされます。
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21
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コンパイラは、コンパイル時に最も適切なコントロール信号を自動的に生成しま
す。クリアとプリセットの信号はアクティブ Low となっているため、コンパイラ
は未使用のクリアとプリセットを自動的に High レベルにセットします。
クリアとプリセットのロジックは、デザインの入力時に次の 6 種類のモードから
いずれか 1 つを選択することによって実現できます。
■
■
■
■
■
■
非同期クリア
非同期プリセット
非同期のクリアとプリセット
クリア機能付き非同期ロード
プリセット機能付き非同期ロード
クリアまたはプリセット機能のない非同期ロード
前記の 6 種類のモードに加え、FLEX 10K デバイスにはデバイス内のすべてのレジ
スタをリセットすることができるデバイス全体のリセット・ピンが提供されてお
り、デザインの入力時に指定することができます。クリアとプリセットのいずれ
のモードにおいても、デバイス全体のリセット・ピンの信号は他のすべての信号
よりも優先されます。非同期のプリセット機能を持ったレジスタがチップ全体の
リセット信号がアサートされたときにプリセットされるようにすることもできま
す。極性反転機能を使用して、非同期のプリセット機能を実現することもできま
す。図 10 は要求されるクリアとプリセット機能を実現する場合のデザインの入力
方法の例を示したものです。
22
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図 10. LE のクリアとプリセットのモード
labctrl1
VCC
D
PRN
Q
labctrl1
labctrl2
D
D
PRN
Q
PRN
Q
CLRN
CLRN
labctrl1
labctrl2
labctrl2
CLRN
VCC
NOT
NOT
labctrl1
labctrl1
data3
D
NOT
PRN
Q
data3
D
PRN
Q
CLRN
CLRN
labctrl2
NOT
NOT
labctrl1
labctrl2
D
PRN
Q
data3
CLRN
NOT
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23
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非同期クリア
フリップフロップは LABCTRL1または LABCTRL2のいずれかでクリアされます。
このモードではプリセット信号が VCC に接続され、非アクティブとなります。
非同期プリセット
非同期プリセットは非同期のデータ・ロードとしての機能か、非同期クリアの機能
付きのいずれかで実現されます。DATA3 が VCC に接続された状態で LABCTRL1
がアサートされると、非同期でレジスタに 1 がロードされます。また、アルテラ
のソフトウェアはレジスタの入力と出力の極性反転とクリア機能を使用して、プ
リセット・コントロール機能が実現されるようにすることもできます。LE と IOE
の入力には極性反転の機能が提供されています。このため、2 本の LABCTRL 信
号のいずれか 1 本でレジスタがプリセットされる場合は、DATA3 の入力が不要と
なり、これを LE のいずれかの動作モードで使用することができるようになりま
す。
非同期のクリアとプリセット
非同期のクリアとプリセットを実現する場合は、LABCTRL1 でプリセットを、
LABCTRL2 でクリアをコントロールします。このとき、DATA3 は VCC に接続さ
れ、LABCTRL1 がアサートされるとレジスタに 1 が非同期でロードされ、レジス
タがプリセットされたことになります。また同様に LABCTRL2 をアサートするこ
とによって、レジスタがクリアされます。
クリア機能付き非同期ロード
クリア機能付きの非同期ロードを実現する場合は、LABCTRL1 でレジスタのプリ
セットとクリアをコントロールし、DATA3 の信号を非同期でレジスタへロードし
ます。また、LABCTRL2 はレジスタのクリア端子をコントロールしてレジスタの
クリア機能を実現し、LABCTRL2 をプリセットの回路に接続する必要はありませ
ん。
プリセット機能付き非同期ロード
プリセット機能付きの非同期ロードを実現する場合は、アルテラのソフトウェア
はレジスタの入力と出力を反転させ、クリア信号を使ったプリセット・コントロー
ル機能を実現します。LABCTRL2 がアサートされるとレジスタがプリセットさ
れ、LABCTRL1 がアサートされると、レジスタにデータがロードされます。アル
テラのソフトウェアはレジスタの出力が反転されていることを考慮して、DATA3
をドライブする信号の極性を反転させます。
クリアまたはプリセット機能のない非同期ロード
クリアまたはプリセット機能のない非同期ロードを実現する場合は、LABCTRL1
でレジスタのプリセットとクリアをコントロールし、DATA3 の信号が非同期でレ
ジスタへロードされるようにします。
24
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FastTrack インタコネクト
FLEX 10K のアーキテクチャでは、デバイス全体を縦横に走っている連続した配
線チャネル、FastTrack インタコネクトによって LE およびデバイス I/O ピン間の
接続が行われます。このグローバルな配線構造により、複雑なデザインにおいて
もその性能が予測可能となっています。これに対して、配線領域が分割されてい
る FPGA では、一定しない複数のパスを接続するためのスイッチ・マトリックス
が必要となり、ロジック・リソース間のディレイが大きくなって性能が低下しま
す。
FastTrack インタコネクトは、デバイス全体をカバーしているロウとカラムのイン
タコネクト・チャネルによって構成されています。各ロウに配置されている LAB
間の接続は専用のロウ・インタコネクトによって行われます。ロウ・インタコネ
クトは I/O ピンをドライブすることができ、デバイス内の他の LAB に信号を供給
します。また、カラム・インタコネクトは異なるロウの間の信号を接続し、また
I/O ピンをドライブすることができます。
ロウ側の配線チャネルは 1 個の LE、または 3 本のカラム・チャネルのうちのいず
れか 1 本によってドライブすることができます。これら 4 本の信号は、特定の 2 本
のロウ・チャネルに接続されている 2 個の 4 対 1 マルチプレクサの入力となってい
ます。これらのマルチプレクサは各 LE に接続されており、LAB 内にある 8 個すべ
ての LE がロウ・インタコネクトをドライブしている場合でも、カラム・チャネル
がロウ・チャネルをドライブすることができます。
各カラムに配置されている LAB 間の接続は専用のカラム・インタコネクトによっ
て行われます。カラム・インタコネクトは I/O ピンをドライブすることができ、
またデバイス内の異なるロウにある LAB 間の信号を接続します。LE の出力また
は I/O ピンからの入力となっているカラム・インタコネクトからの信号は、LAB
または EAB 入力される前にロウ・インタコネクトを通らなければなりません。IOE
または EAB によってドライブされる各ロウ・チャネルは指定された 1 本のカラム・
チャネルをドライブすることができます。
ロウとカラムのチャネルへのアクセスを隣接した 2 つの LAB 内の LE 間で切り替
えることができます。例えば、LAB 内の特定の LE が同じロウの隣接した LAB 内
の特定の LE によってドライブされるロウおよびカラム・チャネルをドライブする
ように設定することができ、またその逆の設定も行えます。このような柔軟性の
高い配線構造によって、配線のリソースをより効率的に使用することができます。
図 11 を参照してください。
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25
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図 11. LAB とロウおよびカラム・インタコネクトの接続
4
LE
2
LAB
LAB
LE 1
LE
LE
LE 2
LAB
LE 8
LAB
26
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FLEX 10K Embedded Programmable Logic Device Family Data Sheet
ロウ・インタコネクトは、配線の能力を改善するためにフル・レングスのチャネ
ルとハーフ・レングスのチャネルの配線リソースとを組み合わせたものになって
います。フル・レングスのチャネルは同じロウのすべての LAB 間を接続すること
ができます。これに対して、ハーフ・レングスのチャネルは 1 つのロウの半分の
LAB 間を接続します。EAB はフル・レングスのチャネル、または同じロウの左半
分のハーフ・レングスのチャネルによってドライブされます。また、EAB はフル・
レングスのチャネルをドライブしています。このアーキテクチャでは、性能の予
測を可能にする配線構造やロウ全体をカバーした配線リソースが提供できる特長
に加え、さらに多くの配線リソースが提供されています。2 つの隣接した LAB 間
はハーフ・レングスのロウ・チャネルで接続できるようになっており、このハー
フ・レングスのチャネルを活用することによって、同じロウのもう半分には別の
ハーフ・レングスのチャネルが使用できるようになります。
表 7 は FLEX 10K の各デバイスに提供されている FastTrack インタコネクトのリ
ソースの数をまとめたものです。
表 7. FLEX 10K FastTrack インタコネクトのリソース
デバイス名
ロウの数
ロウあたりの
チャネル数
カラム数
カラムあたりの
チャネル数
EPF10K10
EPF10K10A
3
144
24
24
EPF10K20
6
144
24
24
EPF10K30
EPF10K30A
6
216
36
24
EPF10K40
EPF10K50
EPF10K50V
EPF10K70
8
216
36
24
10
216
36
24
9
312
52
24
EPF10K100
EPF10K100A
12
312
52
24
EPF10K130V
16
312
52
32
EPF10K250A
20
456
76
40
FLEX 10K デバイスには、汎用の I/O ピンの他に、スキューの小さな信号をデバ
イス全体に供給できる 6 本の入力専用ピンが提供されています。これら 6 本の入力
は、グローバルなクロック、クリア、プリセット、ペリフェラルの出力イネーブ
ル、クロック・イネーブルのコントロール信号などに使用することができます。こ
れらのピンからの入力は、デバイス内のすべての LAB と IOE をコントロールする
信号としても使用することができます。
これらの入力専用ピンからの信号はデバイス内の各 LAB のローカル・インタコネ
クトにも接続されるようになっているため、汎用のデータ入力としても使用でき
ます。ただし、これらの入力専用ピンを汎用のデータ入力に使用した場合には、コ
ントロール信号のネットワークに追加遅延が発生する可能性があります。
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27
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
図 12 は、隣接した複数の LAB および EAB の接続関係を、ロウおよびカラム・イ
ンタコネクト、ローカル・インタコネクト、関連したカスケード・チェイン、キャ
リー・チェインによって示したものです。ここで、各 LAB の名前は、デバイス内
のロウ（A、B、C）およびカラム（1、2、3）の物理的な位置を表したものになっ
ています。例えば、B3 の LAB はロウ－ B、カラム－ 3 の位置にあることを示して
います。
図 12. FLEX 10K デバイスのインタコネクト・リソース
15
I/O
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
LAB
A1
LAB
A2
14
LAB
A3
LAB A5
LAB A4
IOE
IOE
IOE
IOE
LAB
B1
LAB
B2
LAB
B3
LAB B5
LAB B4
IOE
28
IOE
IOE
IOE
IOE
IOE
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I/O エレメント
各 I/O エレメント（IOE）には双方向の I/O バッファとレジスタが 1 個ずつ含ま
れています。このレジスタは高速のセットアップ・タイムを必要とする外部デー
タの入力レジスタとして、あるいは高速の「Clock-to-Output」性能を必要とする
データの出力レジスタとして使用することができます。LE 内のレジスタを入力レ
ジスタとして使用したほうが、IOE のレジスタを使用した場合よりも高速のセッ
トアップ・タイムが提供されることもあります。IOE は入力ピン、出力ピン、ま
たは双方向ピンとして使用することができます。双方向のレジスタ付き I/O 構成
では、出力レジスタは IOE 内にある必要があり、データ入力イネーブル・レジス
タとデータ出力イネーブル・レジスタは双方向ピンに隣接して配置された LE レジ
スタである必要があります。コンパイラは必要に応じてプログラマブルな反転オ
プションを使用して、ロウまたはカラム・インタコネクトからの信号の極性を自
動的に反転させます。図 13 は双方向 I/O レジスタの構造を示したものです。
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29
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
図 13. 双方向 I/O レジスタ
2
4
2
4
OE
12
D
Q
ENA
CLRN
VCC
VCC
OE[7..0]
VCC
D
Q
CLK[1..0]
ENA
CLRN
CLK[3..2]
VCC
ENA[5..0]
VCC
CLRN[1..0]
D
Q
VCC
ENA
CLRN
30
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FLEX 10K Embedded Programmable Logic Device Family Data Sheet
各 IOE に対するクロック、クリア、クロック・イネーブル、および出力イネーブ
ル・コントロールの各信号は、ペリフェラル・コントロール・バスと呼ばれる I/O
コントロール信号のネットワークから選択されます。このペリフェラル・コント
ロール・バスにはデバイス全体で信号のスキューを最小にする高速ドライバが使
用されており、下記のペリフェラル・コントロール信号が最大 12 本まで使用でき
ます。
■
■
■
■
最大 8 本までの出力イネーブル信号
最大 6 本までのクロック・イネーブル信号
最大 2 本までのクロック信号
最大 2 本までのクリア信号
6 本を超えるクロック・イネーブル信号や 8 本を超える出力イネーブル信号が必要
になる場合は、特定の LE からドライブされているクロック・イネーブルと出力イ
ネーブルの信号を使用してデバイス内の各 IOE をコントロールすることができま
す。各 IOE にはペリフェラル・コントロール・バスに提供されている 2 本のクロッ
ク信号に加え、2 本のクロック専用ピンからの信号のうちのいずれか 1 本を使用す
ることができます。各ペリフェラル・コントロール信号は入力専用ピン、または
特定のロウの位置に配置された LAB の最初の LE からドライブすることができま
す。異なるロウの LE からはカラム・インタコネクトをドライブできるようになっ
ているため、ペリフェラル・コントロール信号はロウ・インタコネクトからドラ
イブされることになります。デバイス全体のリセット信号は、他のコントロール
信号よりも優先してすべて IOE レジスタをリセットします。
表 8 と 9 は各ペリフェラル・コントロール信号のソースをまとめたものです。これ
らの表は 12 本あるペリフェラル・コントロール信号から、出力イネーブル信号、
クロック・イネーブル信号、クロック信号、クリア信号をどのように実現するか
を示しており、各グローバル信号をドライブできるロウの位置を示しています。
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31
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 8. EPF10K10、EPF10K20、EPF10K30、EPF10K40、EPF10K50 のペリフェラル・バスのソース
ペリフェラル・
コントロール信号
EPF10K10
EPF10K10A
EPF10K20
EPF10K30
EPF10K30A
EPF10K40
EPF10K50
EPF10K50V
OE0
Row A
Row A
Row A
Row A
Row A
OE1
Row A
Row B
Row B
Row C
Row B
OE2
Row B
Row C
Row C
Row D
Row D
OE3
Row B
Row D
Row D
Row E
Row F
OE4
Row C
Row E
Row E
Row F
Row H
OE5
Row C
Row F
Row F
Row G
Row J
CLKENA0/CLK0/GLOBAL0
Row A
Row A
Row A
Row B
Row A
CLKENA1/OE6/GLOBAL1
Row A
Row B
Row B
Row C
Row C
CLKENA2/CLR0
Row B
Row C
Row C
Row D
Row E
CLKENA3/OE7/GLOBAL2
Row B
Row D
Row D
Row E
Row G
CLKENA4/CLR1
Row C
Row E
Row E
Row F
Row I
CLKENA5/CLK1/GLOBAL3
Row C
Row F
Row F
Row H
Row J
表 9. EPF10K70、EPF10K100、EPF10K130V、EPF10K250A のペリフェラル・バスのソース
ペリフェラル・
コントロール信号
32
EPF10K70
EPF10K100
EPF10K100A
EPF10K130V
EPF10K250A
OE0
Row A
Row A
Row C
Row E
OE1
Row B
Row C
Row E
Row G
OE2
Row D
Row E
Row G
Row I
OE3
Row I
Row L
Row N
Row P
OE4
Row G
Row I
Row K
Row M
OE5
Row H
Row K
Row M
Row O
CLKENA0/CLK0/GLOBAL0
Row E
Row F
Row H
Row J
CLKENA1/OE6/GLOBAL1
Row C
Row D
Row F
Row H
CLKENA2/CLR0
Row B
Row B
Row D
Row F
CLKENA3/OE7/GLOBAL2
Row F
Row H
Row J
Row L
CLKENA4/CLR1
Row H
Row J
Row L
Row N
CLKENA5/CLK1/GLOBAL3
Row E
Row G
Row I
Row K
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FLEX 10K Embedded Programmable Logic Device Family Data Sheet
ペリフェラル・コントロール・バス上の信号は表 8 と 9 で GLOBAL0 から GLOBAL3
の名前で表示されている 4 本のグローバル信号をドライブすることもできます。
ま
た、内部で生成された信号でグローバル信号をドライブすることもでき、1 本の入
力からドライブされる信号と同じようにスキューと遅延の小さな特性が得られま
す。この機能は、クリア信号やファン・アウトの大きいクロック信号を内部生成
するときに最適です。グローバル信号が内部ロジックによってドライブされる場
合、そのグローバル信号をドライブする専用入力ピンを使用することはできませ
ん。専用入力ピンは、既知の論理ステート（グランドなど）へドライブする必要
があり、フローティング状態にすることはできません。
デバイス全体の出力イネーブル・ピンはアクティブ Low で動作し、デバイスのす
べてのピンをトライ・ステートにすることができます。このオプションは［Global
Project Device Options］メニューで設定することができます。また、デバイス全
体のリセット・ピンを Low に保持することによって、IOE 内のレジスタをリセッ
トすることもできます。
ロウ・チャネルと IOE の接続
IOE が入力信号として使用される場合は、分離された 2 本のロウ・チャネルをド
ライブすることができます。この信号は同じロウに配置されているすべての LE に
よってアクセス可能になります。また、IOE が出力として使用される場合は、信
号が各ロウ・チャネルの信号から 1 本の信号を選択するマルチプレクサによって
ドライブされます。各ロウ・チャネルの両端には最大 8 個までの IOE が接続され
ています。図 14 を参照してください。
図 14. FLEX 10K のロウ・チャネルと IOE の接続
この図で示されている m と n の値は表 10 のとおりです。
IOE1
m
FastTrack
n
n
n
IOE8
m
IOE
IOE
Altera Corporation
m
1
2
33
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 10 は FLEX 10K におけるロウ・チャネルから IOE に接続するときのリソースの
数を示したものです
表 10. FLEX 10K のロウ・チャネルから IOE へのインタコネクト・リソース
デバイス名
ロウあたりのチャネル数
（ n）
ピンあたりの
ロウ・チャネル数（m）
EPF10K10
EPF10K10A
144
18
EPF10K20
144
18
EPF10K30
EPF10K30A
216
27
EPF10K40
216
27
EPF10K50
EPF10K50V
216
27
EPF10K70
312
39
EPF10K100
EPF10K100A
312
39
EPF10K130V
312
39
EPF10K250A
456
57
カラム・チャネルと IOE の接続
IOE が入力として使用される場合は、分離された 2 本までのカラム・チャネルを
ドライブすることができます。また、IOE が出力として使用される場合は、各カ
ラム・チャネルの信号から 1 本の信号を選択するマルチプレクサによってドライ
ブされます。各カラム・チャネルの両端には 2 個の IOE が接続されています。各
IOE はマルチプレクサを介してカラム・チャネルからドライブできます。IOE が
アクセスできるカラム・チャネル信号の組み合わせは、IOE ごとに異なります。図
15 を参照してください。
34
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
図 15. FLEX 10K のカラム・チャネルと IOE の接続
この図で示されている m と n の値は表 11 のとおりです。
IOE
m
1
m
IOE1
m
IOE1
n
n
n
IOE
2
表 11 は FLEX 10K におけるカラム・チャネルから IOE に接続するときのリソース
の数を示したものです
表 11. FLEX 10K のカラム・チャネルから IOE へのインタコネクト・リソース
デバイス名
Altera Corporation
カラムあたりのチャネル数
（n）
ピンあたりの
カラム・チャネル数（m）
EPF10K10
EPF10K10A
24
16
EPF10K20
24
16
EPF10K30
EPF10K30A
24
16
EPF10K40
24
16
EPF10K50
EPF10K50V
24
16
EPF10K70
24
16
EPF10K100
EPF10K100A
24
16
EPF10K130V
32
24
EPF10K250A
40
32
35
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
SameFrame
ピン配置
FLEX 10K デバイスでは、FineLine BGA パッケージに対して SameFrame ピン配
置機能がサポートされています。SameFrame ピン配置機能では、ボール数の少な
い FineLine BGA パッケージのボールが、ボール数の多い FineLine BGA パッケー
ジと互換性を持つように配列されます。この SameFrame ピン配置機能により、同
一パッケージで集積度が異なるデバイスへの移行だけでなく、異なるパッケージ
間でもデバイスの変更が可能になります。これによって、与えられた 1 つのプリ
ント基板（PCB）レイアウトで、集積度とパッケージの異なる複数のデバイスの
使用が可能になります。例えば、単一のボード・レイアウトで 256 ピン FineLine
BGA パ ッ ケ ー ジ の EPF10K10A か ら 484 ピ ン FineLine BGA パ ッ ケ ー ジ の
EPF10K100A までをサポートすることができます。
アルテラのソフトウェアは、SameFrame ピン配置機能を備えたデバイスを使用す
る PCB のデザインをサポートしています。現在使用するデバイスと、将来使用す
るデバイスを定義することも可能です。この場合アルテラのソフトウェアは、こ
のマイグレーションでボード設計が最適となるようなピンアサインを出力します
（図 16 を参照）。
図 16. SameFrame ピン配置の例
484
FineLine BGA
256
FineLine
BGA
256
I/O
36
FineLine BGA
484
FineLine
BGA
484
I/O
FineLine BGA
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FLEX 10K Embedded Programmable Logic Device Family Data Sheet
ClockLock と
ClockBoost
の機能
特定の FLEX 10K デバイスには、高速特性を生かしたデザインをサポートするた
めのオプション回路として、ClockLock と ClockBoost が提供されています。これ
らの回路は Phase-Locked Loop（PLL）を使用したもので、デザインのスピード
を高速化したり、使用するデバイス・リソースを減少させるときに使用すること
ができます。ClockLock は、クロック信号を PLL に同期させ、クロックの遅延と
デバイス内のスキューを低減します。この低減により、0 ns のホールド・タイム
を維持しながら、セットアップ・タイムと「Clock-to-Output」遅延を最小に抑え
ることができます。ClockBoost はクロック周波数の逓倍機能を実現するもので、
この機能を使用してロジックの一部を時分割で動作させることができるため、デ
バイスのエリア効率を改善することができます。ClockBoost の機能を使用するこ
とにより、ボード上に低速のクロックを分配し、デバイス内部でのクロック周波
数の逓倍が可能になります。ClockLock と ClockBoost の機能を併用することで、
システムの性能と帯域幅が大幅に改善されます。
FLEX 10K デバイスの ClockLock と ClockBoost の機能は、アルテラのソフトウェ
アによって設定されます。これらの機能を使用するときに、外部デバイスは必要
はありません。ClockLock と ClockBoost の出力はデバイス・ピンには提供されま
せん。
ClockLockと ClockBoostの回路は入力クロックの立ち上がりエッジにロックしま
す。これらの回路の出力はレジスタのクロック入力だけをドライブすることがで
き、生成されたクロックをゲートしたり反転させることはできません。
外部クロックは専用のクロック・ピン（GCLK1）を通して ClockLock および
ClockBoost の回路に供給されます。専用クロック・ピンが ClockLock または
ClockBoost の回路をドライブしている場合は、このピンからデバイス内の他の部
分をドライブすることはできません。
逓倍されたクロックと逓倍されないクロックの双方が必要となるデザインにおい
ても、ボード上のクロックの配線パターンを GCLK1 のピンに接続することができ
ます。アルテラのソフトウェアを使用して、GCLK1 からの信号を FLEX 10K デバ
ただ
イス内の ClockLock と ClockBoost の双方の回路に接続することができます。
し、双方の回路が使用された場合は、他のクロック・ピン（GCLK0）を使用する
ことはできません。図 17 は、アルテラのソフトウェアによって ClockLock と
ClockBoostの双方の回路がイネーブルにされることをブロック図で示したもので
す。この例は回路図で示されていますが、同じ方法が AHDL、VHDL、Verilog
HDL で作成されたデザインにも適用できます。ClockLock と ClockBoost の双方
の回路が同時に使用された場合は、入力の周波数パラメータは双方の回路に対し
て同じ値とならなければなりません。図 17 において、ClockBoost の逓倍指数が 2
に設定される場合は、入力の周波数が規定された要求に適合している必要があり
ます。
Altera Corporation
37
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
図 17. 同一デザイン内で ClockLock と ClockBoost の双方をイネーブルにする
方法
CLOCKBOOST=1
INPUT_FREQUENCY=50
CLKLOCK
a
D
Q
aout
D
Q
bout
gclk1
CLOCKBOOST=2
INPUT_FREQUENCY=50
CLKLOCK
b
同一デザイン内で ClockLock と ClockBoost の双方を使用する場合は、
EPF10K100GC503-3DX のリビジョン C のデバイスとバージョン 7.2 以降の MAX ＋
PLUS II ソフトウェアを使用する必要があります。このリビジョンはデバイス上部
に捺印されている 9 桁のコードの最初から 3 番目の桁で判定できます。
出力の構成
ここでは、PCI（Peripheral Component Interconnect）プルアップ・クランピン
グ・ダイオード・オプション、スルー・レート・コントロール、オープン・ドレ
イン出力オプション、MultiVolt I/O インタフェース、および FLEX 10K デバイス
のパワー・シーケンスについて説明します。PCI プルアップ・クランピング・ダ
イオード、スルー・レート・コントロール、およびオープン・ドレイン出力オプ
ションは、アルテラのロジック・オプションを通じてピン単位で設定されます。
MultiVolt I/O インタフェースは、VCCIO を VCCINT とは異なる電圧に接続するこ
とによって設定されます。アルテラのソフトウェアの［Global Project Device
Options］ダイアログボックス（［Assign］メニュー）を使用すると、その効果を
シミュレーションすることができます。
PCI クランピング・ダイオード
EPF10K10A と EPF10K30A は、すべての I/O ピン、入力専用ピン、およびクロッ
ク専用ピンにプルアップ・クランピング・ダイオードを内蔵しています。PCI ク
ランピング・ダイオードは、VCCIO 値への反射波によって生じる過渡的なオーバ
シュートをクランプするもので、これは 3.3 V の PCI 仕様に準拠させるときに必要
となります。クランピング・ダイオードは、他のシステムのオーバシュートを制
限する目的にも使用されます。
38
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
クランピング・ダイオードは、アルテラのソフトウェアのロジック・オプション
を通じてピン単位で設定されます。VCCIO が 3.3 V の場合、クランピング・ダイ
オードがオンになっているピンは 2.5 V または 3.3 V の信号によってドライブできま
すが、5.0 V の信号ではドライブできません。VCCIO が 2.5 V の場合、クランピン
グ・ダイオードがオンになっているピンは、2.5 V の信号によってドライブできま
すが、3.3 V や 5.0 V の信号ではドライブできません。ただし、特定のピンのグルー
プに対してクランピング・ダイオードをオンにすることができるため、3.3 V の
PCI バスと 5.0 V デバイス間のブリッジが可能です。
スルー・レート・コントロール
各 IOE の出力バッファには出力のスルー・レートを調整する機能が提供されてお
り、各出力バッファを低ノイズのモード、または高速性能のモードのいずれかに
コンフィギュレーションすることができます。低速スルー・レートのモードでは
システムのノイズが低減されますが、最大の遅延時間が約 2.9 ns 増加します。高
速スルー・レートのモードは、ノイズに対する適切な対策が行われているシステ
ムでスピードがクリティカルとなる出力のみに使用してください。設計者はデザ
インの入力時に各ピンごとにスルー・レートを指定することができ、すべてのピ
ンにデフォルトのスルー・レートを指定することも可能です。低速スルー・レー
トの設定は出力の立ち下がりエッジのみに影響を与えます。
オープン・ドレイン出力オプション
FLEX 10K デバイスでは、各 I/O ピンにオープン・ドレイン（オープン・コレク
タと電気的に等価）出力のオプションが提供されています。このオープン・ドレ
イン出力を使用することによって、システム・レベルのコントロール信号（イン
タラプト信号やライト・イネーブル信号）を複数のデバイスで使用できるように
なります。また、これを使用して追加のワイヤード OR のプレーンを構成するこ
ともできます。さらに、アルテラのソフトウェアを使用して、データ入力がグラ
ンドに接続されているトライ・ステート・バッファを自動的にオープン・ドレイ
ン・ピンに変換することができます。
5.0 V の電源に対するプルアップ抵抗が接続された FLEX 10K デバイスのオープ
ン・ドレイン出力ピンは 3.5 V の VIH を必要とする 5.0 V の CMOS 入力ピンをドラ
イブすることができます。オープン・ドレインのピンがアクティブになると、こ
のピンは Low レベルの信号をドライブします。また、ピンがイン・アクティブの
場合は、この配線パターンは抵抗を介して 5.0 V にプルアップされます。オープ
ン・ドレインのピンはトライ・ステートまたは Low レベルのいずれかをドライブ
し、High レベルをドライブすることはありません。この立ち上がり時間はプル
アップ抵抗と負荷インピーダンスの値に依存します。プルアップ抵抗を設定する
場合は、IOL の規格を考慮する必要があります。
VCCIO が 3.3 V または 5.0 V（5.0 V 電源へのプルアップ抵抗を使用）に設定されて
いる 5.0 V の FLEX 10K デバイスの出力ピンも、5.0 V の CMOS 入力ピンをドライ
ブできます。この場合、ピンの電圧が 3.3 V を超えると、プルアップ・トランジス
タがオフになります。したがって、ピンはオープン・ドレインである必要はあり
ません。
Altera Corporation
39
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
MultiVolt I/O インタフェース
FLEX 10K デバイスのアーキテクチャは MultiVolt I/O インタフェース機能をサ
ポートしており、FLEX 10K デバイスは異なる電源電圧を使用しているシステム
とインタフェースすることができます。これらのデバイスは内部ロジックの動作
と入力バッファ用の VCC ピン（VCCINT）と、I/O ピンの出力ドライバ用の VCC
ピン（VCCIO）の 2 種類の電源ピンを持っています。
表 12 は FLEX 10K デバイスの電源電圧と、サポートされている MultiVolt I/O 機
能をまとめたものです。
表 12. 電源電圧と MultiVolt I/O サポート
電源電圧（V）
デバイス名
FLEX 10K (1)
MultiVolt I/O サポート（V）
VCCINT
VCCIO
5.0
5.0
3.3 または 5.0
5.0
入力
出力
5.0
3.3
3.3 または 5.0
3.3 または 5.0
EPF10K50V (1)
3.3
3.3
3.3 または 5.0
3.3 または 5.0
EPF10K130V
3.3
3.3
3.3 または 5.0
3.3 または 5.0
FLEX 10KA (1)
3.3
3.3
2.5、3.3 または 5.0
3.3
2.5
2.5、3.3 または 5.0
3.3 または 5.0
2.5
注:
(1) 240 ピン QFP パッケージは MultiVolt I/O 機能をサポートしていないので、VCCIO ピンはありません。
電源のシーケンスと活線挿抜
FLEX 10K デバイスは複数の電源電圧が使用される環境に対応しており、想定さ
れる任意のパワーアップ・シーケンスを許容できるように設計されています。
VCCIO と VCCINT の電源は任意の順番で供給することができます。
FLEX 10KA デバイスでは、電源の投入前または投入中においても、デバイスに損
傷を与えることなく、外部信号からドライブすることができます。また、電源の
投入中に FLEX 10KA デバイスが動作を始めることはありません。FLEX 10KA デ
バイスは動作条件が満たされると、ユーザの指定どおりに動作します。
IEEE Std.
1149.1
（JTAG）
バウンダリ・
スキャンの
サポート
40
FLEX 10K ファミリのすべてのデバイスは、IEEE Std. 1149.1-1990 の標準規格に
準拠した JTAG BST をサポートしています。また、FLEX 10K のすべてのデバイ
ス は JTAG ピ ン を 使 用 し て、BitBlaster シ リ ア ル・ダ ウ ン ロ ー ド・ケ ー ブ ル、
ByteBlasterMV パラレル・ポート・ダウンロード・ケーブル、あるいはプログラ
ミングおよびテスト用言語である JamTM を採用したハードウェアからコンフィ
ギュレーションすることができます。JTAG BST はコンフィギュレーションの前
か後で実行できますが、コンフィギュレーションの期間中には実行できません。
FLEX 10K デバイスは表 13 に示されている JTAG インストラクションをサポート
しています。
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 13. FLEX 10K がサポートしている JTAG インストラクション
JTAG インストラクション
SAMPLE/PRELOAD
内容
動作中のデバイスのピンから信号を取り込んでテストすることができる。
また、最初のデータ・パターンをデバイス・ピンに出力させることができる。
EXTEST
出力ピンにテスト・パターンを強制的に与え、入力ピンのデータを取り込んでテスト結果を
比較することによって外部回路との接続とボードレベルの配線がテストできる。
BYPASS
TDI と TDO ピンの間に 1 ビットのバイパス・レジスタを配置することによって、デバイスに
通常の動作をさせながら BST データが指定したデバイスをバイパスして隣接したデバイス
に同期転送されるようにすることができる。
USERCODE
USERCODE レジスタを選択し、これを TDI と TDO のピン間に配置することによって、
USERCODE が TDO にシリアルにシフト・アウトされるようにすることができる。
IDCODE
IDCODE レジスタを選択し、これを TDI ピンと TDO ピンの間に配置することによって、
IDCODE が TDO にシリアルにシフト・アウトされるようにすることができる。
ICR 関連インストラクション
これらのインストラクションは、JTAG ポートを使用して、BitBlaster、ByteBlasterMV また
は MasterBlaster ダウンロード・ケーブルから、あるいは Jam File（.jam）または Jam Byte-
Code File（.jbc）を採用したエンベデッド・プロセッサから、FLEX 10K デバイスをコン
フィギュレーションするときに使用される。
FLEX 10K デバイスのインストラクション・レジスタの長さは 10ビットです。FLEX
10K デバイスの USERCODE レジスタの長さは 32 ビットです。このうち 7 ビット
はユーザによって定義され、25 ビットは定義済みです。表 14 と 15 は、FLEX 10K
デバイスのバウンダリ・スキャン・レジスタの長さとデバイス IDCODE を示した
ものです。
表 14. FLEX 10K のバウンダリ・スキャン・レジスタの長さ
デバイス名
EPF10K10, EPF10K10A
480
EPF10K20
624
EPF10K30, EPF10K30A
768
EPF10K40
864
EPF10K50, EPF10K50V
EPF10K70
Altera Corporation
バウンダリ・スキャン・
レジスタの長さ
960
1,104
EPF10K100, EPF10K100A
1,248
EPF10K130V
1,440
EPF10K250A
1,440
41
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 15. 32 ビット FLEX 10K デバイスの IDCODE
注 (1)
デバイス名
IDCODE（32 ビット）
バージョン
（4 ビット）
パート・ナンバ
（16 ビット）
メーカの ID
（11 ビット）
1（1 ビット）
(2)
EPF10K10, EPF10K10A
0000
0001 0000 0001 0000
00001101110
1
EPF10K20
0000
0001 0000 0010 0000
00001101110
1
EPF10K30, EPF10K30A
0000
0001 0000 0011 0000
00001101110
1
EPF10K40
0000
0001 0000 0100 0000
00001101110
1
EPF10K50, EPF10K50V
0000
0001 0000 0101 0000
00001101110
1
EPF10K70
0000
0001 0000 0111 0000
00001101110
1
EPF10K100, EPF10K100A
0000
0000 0001 0000 0000
00001101110
1
EPF10K130V
0000
0000 0001 0011 0000
00001101110
1
EPF10K250A
0000
0000 0010 0101 0000
00001101110
1
注:
(1) 左側が最上位ビット（MSB）です。
(2) すべての JTAG IDCODE の最下位ビット（LSB）は 1 です。
FLEX 10K デバイスの JTAG ピンには微弱なプルアップがあります。
f
詳細については、下記の資料を参照してください。
■
アプリケーション・ノート、AN 39「IEEE 1149.1(JTAG)Boundary-Scan
Testing in Altera Devices」
■ 「BitBlaster Serial Download Cable」データシート
■ 「ByteBlasterMV Parallel Port Download Cable」データシート
■
Jam Programming & Test Language Specification
42
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
図 18 は JTAG 信号に対するタイミングの規格を示したものです。
図 18. FLEX 10K デバイスの JTAG 信号波形
TMS
TDI
t JCP
t JCH
t JCL
t JPSU
t JPH
TCK
tJPZX
t JPXZ
t JPCO
TDO
tJSSU
tJSH
tJSCO
tJSZX
tJSXZ
表 16 は FLEX 10K デバイスの JTAG 信号に関連したタイミング・パラメータとそ
の値を示したものです。
表 16. FLEX 10K デバイスの JTAG 信号のタイミング・パラメータと値
シンボル
パラメータ
最小 最大 単位
tJCP
TCK クロックの期間
100
ns
tJCH
TCK クロックの High 時間
50
ns
tJCL
TCK クロックの Low 時間
50
ns
tJPSU
JTAG ポートのセットアップ・タイム
20
ns
tJPH
JTAG ポートのホールド・タイム
45
tJPCO
JTAG ポートの「Clock-to-Output」遅延
25
ns
tJPZX
JTAG ポートのハイ・インピーダンスから有効出力まで
25
ns
tJPXZ
JTAG ポートの有効出力からハイ・インピーダンスまで
25
ns
tJSSU
キャプチャ・レジスタのセットアップ・タイム
20
tJSH
キャプチャ・レジスタのホールド・タイム
45
tJSCO
アップデート・レジスタの「Clock-to-Output」遅延
35
ns
tJSZX
アップデート・レジスタのハイ・インピーダンスから有
効出力まで
35
ns
tJSXZ
アップデート・レジスタの有効出力からハイ・インピー
35
ns
ns
ns
ns
ダンスまで
Altera Corporation
43
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
デバイスの
テスト
FLEX 10K の各デバイスには機能テストが実施されており、その動作が保証され
ています。コンフィギュレーションされる各 SRAM ビットとすべての論理機能は
完 全 に テ ス ト さ れ、100 ％ の コ ン フ ィ ギ ュ レ ー シ ョ ン が 保 証 さ れ て い ま す。
FLEX 10K デバイスの AC テストは、図 19 に等価な条件で行われています。デバ
イスのコンフィギュレーションとテストには、生産フローの中のあらゆる工程で
複数のテスト・パターンが使用されています。
図 19. FLEX 10K の AC テスト条件
電源トランジェントが AC 特性の測定に影
響を及ぼすことがあります。正確な測定を
行うため、複数の出力を同時に変化させる
ことは避けてください。スレッショルドの
テストは AC の測定条件では行わないでく
ださい。デバイスの出力が負荷のキャパシ
タンスをディスチャージするとき、大振幅
で高速なグランド電流のトランジェントが
発生します。これらのトランジェントがデ
バイスのグランド・ピンとテスト・システ
ムのグランドとの間に存在する寄生インダ
クタンスに流れると、ノイズ・マージンが
著しく低下します。数値は 5.0 V デバイス
または出力に対してのものです。（ ）内の
数値は 3.3 V デバイスまたは出力に対して
のものです。
［ ］内の数値は 2.5 V デバイス
または出力に対してのものです。
動作条件
250 Ω
(8.06 kΩ)
[481 Ω]
C1
JIG
3 ns
表 17 から 21 は、5.0 V 動作の FLEX 10K デバイスの絶対最大定格、推奨動作条件、
DC 特性、およびキャパシタンスを示したものです。
表 17. FLEX 10K、5.0 V デバイスの絶対最大定格
シンボル
VCC
464 Ω
(703 Ω)
[521 Ω]
パラメータ
V CC
供給電圧
VI
DC 入力電圧
注 (1)
条件
GND に対して (2)
最小
最大
– 2.0
7.0
単位
V
– 2.0
7.0
V
I OUT
ピンあたりの DC 出力電流
– 25
25
mA
T STG
保存温度
バイアスなし
– 65
150
°C
T AMB
周囲温度
バイアス時
– 65
135
°C
TJ
接合温度
セラミック・パッケージ、
バイアス時
150
°C
PQFP、TQFP、RQFP および
BGA パッケージ、バイアス時
135
°C
44
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 18. FLEX 10K、5.0 V デバイスの推奨動作条件
シンボル
V CCINT
パラメータ
条件
内部ロジックと入力バッファ用電源
最小
最大
単位
(3)、(4)
4.75 （4.50） 5.25 （5.50）
V
5.0 V 動作の出力バッファ用電源電圧 (3)、(4)
4.75 （4.50） 5.25 （5.50）
V
3.3 V 動作の出力バッファ用電源電圧 (3)、(4)
3.00 （3.00） 3.60 （3.60）
V
電圧
V CCIO
VI
入力電圧
– 0.5
VO
出力電圧
0
TA
周囲温度
TJ
接合温度
V CCINT ＋ 0.5
V CCIO
V
V
一般用
0
70
°C
工業用
– 40
85
°C
一般用
0
85
°C
工業用
– 40
100
°C
tR
入力クロック立ち上がり時間
40
ns
tF
入力クロック立ち下がり時間
40
ns
最大
単位
V CCINT ＋ 0.5
0.8
V
表 19. FLEX 10K、5.0 V デバイスの DC 特性
シンボル
パラメータ
注 (5)、(6)
条件
最小
標準
V IH
入力 High レベル電圧
2.0
V IL
入力 Low レベル電圧
– 0.5
V OH
5.0 V TTL 出力 High レベル電圧 I OH = – 4 mA DC, V CCIO = 4.75 V
(7)
2.4
V
3.3 V TTL 出力 High レベル電圧 I OH = – 4 mA DC, V CCIO = 3.00 V
(7)
2.4
V
V CCIO – 0.2
V
3.3 V CMOS 出力 High レベル
電圧
V OL
5.0 V TTL 出力 Low レベル電圧 I OL = 12 mA DC, V CCIO = 4.75 V
(8)
0.45
V
3.3 V TTL 出力 Low レベル電圧 I OL = 12 mA DC, V CCIO = 3.00 V
(8)
0.45
V
3.3 V CMOS 出力 Low レベル
0.2
V
電圧
II
I OZ
I OL = 0.1 mA DC, V CCIO = 3.00 V
(8)
入力ピンのリーク電流
V I = V CC または ground
(9)
– 10
10
µA
トライ・ステート I/O ピンの
V O = V CC または ground
(9)
– 40
40
µA
10
mA
リーク電流
I CC0
I OH = – 0.1 mA DC, V CCIO = 3.00 V
(7)
V
V CC 供給電流（スタンバイ時） V I = ground, 無負荷
Altera Corporation
0.5
45
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 20. EPF10K10、EPF10K20、EPF10K30 の 5.0 V デバイスのキャパシタンス
シンボル
パラメータ
条件
最小
注 (10)
最大
単位
CIN
入力キャパシタンス
VIN = 0 V, f = 1.0 MHz
8
pF
CINCLK
クロック専用ピンの入力キャパシタ
VIN = 0 V, f = 1.0 MHz
12
pF
8
pF
ンス
COUT
出力キャパシタンス
VOUT = 0 V, f = 1.0 MHz
表 21. EPF10K40、EPF10K50、EPF10K70、EPF10K100 の 5.0 V デバイスのキャパシタンス
シンボル
パラメータ
条件
最小
注 (10)
最大
単位
CIN
入力キャパシタンス
VIN = 0 V, f = 1.0 MHz
10
pF
CINCLK
クロック専用ピンの入力キャパシタ
VIN = 0 V, f = 1.0 MHz
15
pF
VOUT = 0 V, f = 1.0 MHz
10
pF
ンス
COUT
出力キャパシタンス
注:
(1) 「Operating Requirements for Altera Devices」のデータシートを参照してください。
(2) 最低 DC 入力電圧は – 0.5 V です。過渡状態の期間に、入力電流が 100 mA 以下で 20 ns 以下の幅の条件であれば、入力が
– 2.0 V までアンダシュートしてもかまいません。
(3) （ ）内の数値は工業用温度範囲のデバイスのものです。
(4) VCC の最大立ち上がり時間は 100 ms です。VCC の上昇率は一定になっている必要があります。
(5) 標準値は T A = 25 ℃、V CC = 5.0 V の条件のときのものです。
(6) これらの値は 45 ページの表 18「FLEX 10K、5.0 V デバイスの推奨動作条件」を基準にして規定されています。
(7) IOH のパラメータは High レベル TTL または CMOS 出力電流として参照されます。
(8) IOL のパラメータは Low レベル TTL または CMOS 出力電流として参照されます。このパラメータは出力ピンと同じよう
にオープン・ドレイン・ピンにも適用されます。
(9) この値は、通常のデバイス動作に対して指定されています。パワー・アップの過程では値が変わる場合があります。
(10) キャパシタンスはサンプル・テストのみです。
46
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
図 20 は VCCIO が 5.0 V および 3.3 V に設定された FLEX 10K デバイスの標準的な出
力 ド ラ イ ブ 特 性 で す。出 力 ド ラ イ バ は 5.0V の PCI Local Bus Specification,
Revision 2.2 の動作仕様に準拠します（VCCIO が 5.0 V の場合）。
図 20. FLEX 10K デバイスの出力ドライブの特性
5.0 V
3.3 V
150
150
IOL
120
120
VCCINT = 5.0 V
VCCIO = 5.0 V
90
IO
IOL
VCCINT = 5.0 V
VCCIO = 3.3 V
90
IO
mA
mA
60
60
IOH
IOH
45
30
30
1
2
VO
3
4
1
5
2
VO
V
3 3.3
4
5
V
表 22 から 25 は、EPF10K50V と EPF10K130V の絶対最大定格、推奨動作条件、DC
特性、およびキャパシタンスを示したものです。
表 22. EPF10K50V と EPF10K130V の絶対最大定格
シンボル
パラメータ
注 (1)
最小
最大
単位
– 0.5
4.6
V
DC 入力電圧
– 2.0
5.75
V
ピンあたりの DC 出力電流
– 25
25
mA
バイアスなし
– 65
150
°C
バイアス時
– 65
135
°C
セラミック・パッケージ、バイア
ス時
150
°C
RQFP、および BGA パッケージ、
バイアス時
135
°C
V CC
供給電圧
VI
I OUT
T STG
保存温度
T AMB
周囲温度
TJ
接合温度
Altera Corporation
条件
GND に対して (2)
47
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 23. EPF10K50V と EPF10K130V の推奨動作条件
シンボル
V CCINT
パラメータ
内部ロジックと入力バッファ用電源
条件
最小
最大
単位
(3)、(4)
3.00 （3.00） 3.60 （3.60）
V
(3)、(4)
(5)
3.00 （3.00） 3.60 （3.60）
– 0.5
5.75
V
電圧
V CCIO
出力バッファ用電源電圧
VI
入力電圧
V
VO
出力電圧
0
V CCIO
V
TA
周囲温度
一般用
0
70
°C
工業用
– 40
85
°C
TJ
接合温度
一般用
0
85
°C
工業用
– 40
100
°C
tR
入力クロック立ち上がり時間
40
ns
tF
入力クロック立ち下がり時間
40
ns
最大
単位
表 24. EPF10K50V と EPF10K130V の DC 特性
シンボル
パラメータ
注 (6)、(7)
条件
最小
標準
V IH
入力 High レベル電圧
2.0
5.75
V
V IL
入力 Low レベル電圧
– 0.5
0.8
V
V OH
3.3 V TTL 出力 High レベル電圧
I OH = – 8 mA DC (8)
2.4
V
3.3 V CMOS 出力 High レベル電圧
I OH = – 0.1 mA DC (8)
V OL
3.3 V TTL 出力 Low レベル電圧
I OL = 8 mA DC (9)
3.3 V CMOS 出力 Low レベル電圧
I OL = 0.1 mA DC (9)
0.2
V
II
入力ピンのリーク電流
V I = 5.3 V to – 0.3 V (10)
– 10
10
µA
I OZ
トライ・ステート I/O ピンの
リーク電流
V O = 5.3 V to – 0.3 V (10)
– 10
10
µA
I CC0
V CC 供給電流（スタンバイ時）
10
mA
48
V CCIO – 0.2
V
0.45
V I = ground, 無負荷
0.3
V I = ground, 無負荷 (11)
10
V
mA
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 25. EPF10K50V と EPF10K130V のキャパシタンス
シンボル
パラメータ
注 (12)
最大
単位
CIN
入力キャパシタンス
VIN = 0 V, f = 1.0 MHz
条件
最小
10
pF
CINCLK
クロック専用ピンの入力キャパシタ
VIN = 0 V, f = 1.0 MHz
15
pF
VOUT = 0 V, f = 1.0 MHz
10
pF
ンス
COUT
出力キャパシタンス
注:
(1) 「Operating Requirements for Altera Devices」のデータシートを参照してください。
(2) 最低 DC 入力電圧は – 0.5 V です。過渡状態の期間に入力電流が 100 mA 未満で、20 ns 未満の幅の条件であれば、入力が
– 2.0 V までアンダシュート、または 5.75 V までオーバシュートしてもかまいません。
(3) （ ）内の数値は工業用温度範囲のデバイスのものです。
(4) VCC の最大立ち上がり時間は 100 ms です。また、VCC の上昇率は一定になっている必要があります。
(5) EPF10K50V と EPF10K130V の入力は VCCINT と VCCIO に電源が供給される前にドライブされる可能性があります。
(6) 標準値は T A = 25 ℃、V CC = 3.3 V の条件のときのものです。
(7) これらの値は 48 ページの表 23 に記載されている「EPF10K50V と EPF10K130V の推奨動作条件」を基準にして規定され
ています。
IOH のパラメータは High レベル TTL または CMOS 出力電流として参照されます。
IOL のパラメータは Low レベル TTL または CMOS 出力電流として参照されます。このパラメータは出力ピンと同じよう
にオープン・ドレイン・ピンにも適用されます。
(10) この値は、通常のデバイス動作用に指定されたものです。パワー・アップの過程では値が変わる場合があります。
(11) このパラメータは、EPF10K50V の – 1 スピード・グレードのデバイス、EPF10K50V 工業用温度の – 2 スピード・グレード
のデバイス、および EPF10K130V の – 2 スピード・グレードのデバイスに適用されます。
(12) キャパシタンスはサンプル・テストのみです。
(8)
(9)
図 21 は EPF10K50V と EPF10K130V の標準的な出力ドライブ特性を示したもので
す。
図 21. EPF10K50V と EPF10K130V の出力ドライブ特性
60
40
IO
IOL
Vcc = 3.3 V
mA
20
IOH
1
VO
Altera Corporation
2
3
V
49
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 26 から 31 は、3.3 V 動作の FLEX 10K デバイスの絶対最大定格、推奨動作条件、
DC 特性、およびキャパシタンスを示したものです。
表 26. FLEX 10KA、3.3 V デバイスの絶対最大定格
シンボル
パラメータ
注 (1)
最小
最大
単位
– 0.5
4.6
V
DC 入力電圧
– 2.0
5.75
V
I OUT
ピンあたりの DC 出力電流
– 25
25
mA
T STG
保存温度
バイアスなし
– 65
150
°C
T AMB
周囲温度
バイアス時
– 65
135
°C
TJ
接合温度
セラミック・パッケージ、バイア
150
°C
135
°C
最大
単位
V CC
供給電圧
VI
条件
GND に対して (2)
ス時
PQFP、TQFP、RQFP および
BGA パッケージ、バイアス時
表 27. FLEX 10KA、3.3 V デバイスの推奨動作条件
シンボル
パラメータ
内部ロジックと入力バッファ用電源
電圧
条件
最小
(3)、(4)
3.00 （3.00） 3.60 （3.60）
V
V CCIO
3.3 V 動作の出力バッファ用電源電圧 (3)、(4)
3.00 （3.00） 3.60 （3.60）
V
VI
2.5 V 動作の出力バッファ用電源電圧 (3)、(4)
(5)
入力電圧
2.30 （2.30） 2.70 （2.70）
– 0.5
5.75
V
V CCINT
V
VO
出力電圧
0
V CCIO
V
TA
周囲温度
一般用
0
70
°C
工業用
– 40
85
°C
TJ
接合温度
一般用
0
85
°C
工業用
– 40
100
°C
tR
入力クロック立ち上がり時間
40
ns
tF
入力クロック立ち下がり時間
40
ns
50
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 28. FLEX 10KA、3.3 V デバイスの DC 特性
シンボル
パラメータ
注 (6)、(7)
条件
最大
単位
1.7 または
0.5 × V CCINT、
いずれかの低い
電圧
最小
標準
5.75
V
– 0.5
0.3 × VCCINT
V
V IH
入力 High レベル電圧
V IL
入力 Low レベル電圧
V OH
3.3 V TTL 出力 High レベル電圧
I OH = – 11 mA DC,
V CCIO = 3.00 V (8)
2.4
V
3.3 V CMOS 出力 High レベル電圧
I OH = – 0.1 mA DC,
V CCIO = 3.00 V (8)
V CCIO – 0.2
V
3.3 V PCI 出力 High レベル電圧
I OH = – 0.5 mA DC,
0.9 × VCCIO
V
2.5 V 出力 High レベル電圧
V CCIO = 3.00 ～ 3.60 V (8)
I OH = – 0.1 mA DC,
V CCIO = 2.30 V (8)
2.1
V
I OH = – 1 mA DC,
V CCIO = 2.30 V (8)
2.0
V
I OH = – 2 mA DC,
V CCIO = 2.30 V (8)
1.7
V
V OL
3.3 V TTL 出力 Low レベル電圧
I OL = 9 mA DC,
V CCIO = 3.00 V (9)
0.45
V
3.3 V CMOS 出力 Low レベル電圧
I OL = 0.1 mA DC,
V CCIO = 3.00 V (9)
0.2
V
3.3 V PCI 出力 Low レベル電圧
I OL = 1.5 mA DC,
0.1 × VCCIO
V
2.5 V 出力 Low レベル電圧
V CCIO = 3.00 ～ 3.60 V (9)
I OL = 0.1 mA DC,
V CCIO = 2.30 V (9)
0.2
V
I OL = 1 mA DC,
V CCIO = 2.30 V (9)
0.4
V
I OL = 2 mA DC,
V CCIO = 2.30 V (9)
0.7
V
II
入力ピンのリーク電流
V I = 5.3 V ～ – 0.3 V (10)
– 10
10
µA
I OZ
トライ・ステート I/O ピンの
V O = 5.3 V ～ – 0.3 V (10)
– 10
10
µA
10
mA
リーク電流
I CC0
V CC 供給電流（スタンバイ時）
Altera Corporation
V I = ground, 無負荷
0.3
V I = ground, 無負荷 (11)
10
mA
51
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 29. EPF10K10A と EPF10K30A 3.3V デバイスのキャパシタンス
シンボル
パラメータ
条件
注 (12)
最大
単位
CIN
入力キャパシタンス
VIN = 0 V, f = 1.0 MHz
最小
8
pF
CINCLK
クロック専用ピンの入力キャパシタ
VIN = 0 V, f = 1.0 MHz
12
pF
8
pF
ンス
COUT
出力キャパシタンス
VOUT = 0 V, f = 1.0 MHz
表 30. EPF10K100A 3.3V デバイスのキャパシタンス
シンボル
パラメータ
注 (12)
最大
単位
CIN
入力キャパシタンス
VIN = 0 V, f = 1.0 MHz
条件
最小
10
pF
CINCLK
クロック専用ピンの入力キャパシタ
VIN = 0 V, f = 1.0 MHz
15
pF
VOUT = 0 V, f = 1.0 MHz
10
pF
ンス
COUT
出力キャパシタンス
表 31. EPF10K250A 3.3V デバイスのキャパシタンス
シンボル
パラメータ
注 (12)
最大
単位
CIN
入力キャパシタンス
VIN = 0 V, f = 1.0 MHz
条件
最小
10
pF
CINCLK
クロック専用ピンの入力キャパシタ
VIN = 0 V, f = 1.0 MHz
15
pF
VOUT = 0 V, f = 1.0 MHz
10
pF
ンス
COUT
出力キャパシタンス
注:
(1) 「Operating Requirements for Altera Devices」のデータシートを参照してください。
(2) 最低 DC 入力電圧は – 0.5 V です。過渡状態の期間に入力電流が 100 mA 未満で、20 ns 未満の幅の条件であれば、入力が
– 2.0 V までアンダシュート、または 5.75 V までオーバシュートしてもかまいません。
(3) （ ）内の数値は工業用温度範囲のデバイスのものです。
(4) VCC の最大立ち上がり時間は 100 ms です。また、VCC の上昇率は一定になっている必要があります。
(5) FLEX 10KA デバイスの入力は VCCINT と VCCIO に電源が供給される前にドライブされる可能性があります。
(6) 標準値は T A = 25 ℃、V CC = 3.3 V の条件のときのものです。
(7) これらの値は 50 ページの表 27「FLEX 10KA、3.3 V デバイスの推奨動作条件」を基準にして規定されています。
(8) IOH のパラメータは High レベル TTL、PCI、または CMOS 出力電流として参照されます。
(9) IOL パラメータは Low レベル TTL、PCI、または CMOS 出力電流として参照されます。このパラメータは出力ピンと同じ
ようにオープン・ドレイン・ピンにも適用されます。
(10) この値は通常のデバイス動作用に指定されたものです。パワー・アップの過程では値が変わる場合があります。
(11) このパラメータは、すべての一般用温度の – 1 スピード・グレードのデバイスおよび、すべての工業用温度の – 2 スピード・
グレードのデバイスに適用されます。
(12) キャパシタンスはサンプル・テストのみです。
52
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
図 22 は V CCIO を 3.3 V お よ び 2.5 V に 設 定 し た EPF10K10A、EPF10K30A、
EPF10K100A、および EPF10K250A の標準的な出力ドライブ特性を示したもので
す。
V CCIO が 3.3 V に設定されたデバイスの出力ドライバは 3.3V の PCI Local Bus
Specification, Revision 2.2 の動作仕様に準拠します。さらに、デバイス解析に
よると、EPF10K10A、EPF10K30A、EPF 10K100A の各デバイスは 8pF 以下の負
荷で 5.0 V の PCI バスをドライブできます。
図 22. EPF10K10A、EPF10K30A、EPF10K100A の出力ドライブ特性
60
60
IOL
IOL
50
50
40
IO
mA
40
VCCINT = 3.3 V
VCCIO = 3.3 V
IO
30
mA
20
VCCINT = 3.3 V
VCCIO = 2.5 V
30
20
10
10
IOH
1
2
VO
3
4
V
IOH
1
2
VO
3
4
V
図 23 は VCCIO を 3.3 V および 2.5 V に設定した EPF10K250A の標準的な出力ドラ
イブ特性を示したものです。
Altera Corporation
53
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
図 23. EPF10K250A の出力ドライブ特性
50
50
IOL
IOL
40
40
VCCINT = 3.3 V
VCCIO = 3.3 V
30
IO
IO
mA
VCCINT = 3.3 V
VCCIO = 2.5 V
30
mA
20
20
IOH
10
10
IOH
1
2
VO
タイミング・
モデル
3
4
1
V
2
VO
3
4
V
FLEX 10K デバイスでは、連続した高性能な配線リソースとなっている FastTrack
インタコネクトによって、予測可能な性能、正確なシミュレーションとタイミン
グ解析が確保されています。この予測可能な性能は、セグメント化された配線構
造を使用しているために性能が予測不可能となる FPGA と大きく異なる点です。
デバイスの性能はソースからインタコネクトを通ってディスティネーションに至
る信号パスをトレースすることによって、推定することができます。例えば、同
じロウに配置されている 2 つの LE 間におけるレジスタの性能は下記のパラメータ
を加算することによって計算することができます。
■
■
■
■
LE レジスタの「Clock-to-Output」遅延（tCO）
配線遅延（tSAMEROW）
LE のルック・アップ・テーブル遅延（tLUT）
LE レジスタのセットアップ・タイム（tSU）
配線の遅延時間はソースとディスティネーションとなる LE の位置に依存します。
さらに複雑なレジスタのパスでは、ソースとディスティネーションとなる LE 間に
複数の LE による組み合わせ回路が構成されることもあります。
54
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
タイミング・シミュレーションと遅延時間の予測には、MAX ＋ PLUS II のシミュ
レータとタイミング・アナライザ、または業界標準の EDA ツールを使用すること
ができます。シミュレータでは、論理合成前に設計回路の正確さを評価するため
に行う機能シミュレーションと、0.1 ns の分解能で行われる論理合成後のタイミン
グ・シミュレーションがサポートされています。また、タイミング・アナライザ
は指定されたポイント間のタイミング遅延情報を提供し、セットアップ・タイム
とホールド・タイムの解析、およびデバイス全体の性能解析を行います。
図 24 は、FLEX 10K デバイス内の多様なエレメント間で接続される可能性のある
パスを表したデバイス全体のタイミング・モデルです。
図 24. FLEX 10K デバイスのタイミング・モデル
I/O
Altera Corporation
55
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
図 25 から 27 は、LE、IOE、および EAB 内部の多様なパスと機能に対応した遅延
とタイミング・モデルを示しています。
図 25. FLEX 10K デバイスの LE タイミング・モデル
LUT
t LUT
tRLUT
t CO
tCOMB
tSU
tH
t PRE
t CLR
tCLUT
t PACKED
tC
tEN
t CGENR
t CASC
t CGEN
t CICO
t LABCARRY
56
t LABCASC
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
図 26. FLEX 10K デバイスの IOE タイミング・モデル
I/O
tIOD
tIOCO
tIOCOMB
tIOSU
tIOH
tIOCLR
I/O
tOD1
tOD2
tOD3
tXZ
tZX1
tZX2
tZX3
tIOC
tINREG
I/O
FastTrack
tIOFD
tINCOMB
図 27. FLEX 10K デバイスの EAB タイミング・モデル
RAM/ROM
EAB
t EABDATA1
t EABDATA2
WE
t EABWE1
t EABWE2
tEABCO
tEABBYPASS
t EABSU
tEABH
tEABCH
t EABCL
tAA
t DD
t WP
tWDSU
t WDH
t WASU
t WAH
tWO
EAB
tEABCO
tEABBYPASS
t EABSU
tEABH
tEABCH
t EABCL
t EABOUT
EAB
tEABCLK
図 28 は、双方向 I/O ピンのタイミング・モデルです。
Altera Corporation
57
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
図 28. 同期双方向ピンの外部タイミング・モデル
OE
D
PRN
Q
tXZBIDIR
tZXBIDIR
CLRN
tOUTCOBIDIR
D
PRN
Q
CLRN
D
tINSUBIDIR
tINHBIDIR
PRN
Q
CLRN
表 32 から 36 は FLEX 10K デバイスの内部タイミング・パラメータです。これらの
内部タイミング・パラメータはワースト・ケースの値で表示されています。これ
らのタイミング・パラメータを使用した計算結果から、デザインの性能を推定す
ることができます。ただし、デザインを確定する前に、実際のワースト・ケース
の性能をタイミング・シミュレーションやタイミング解析の機能を使用して確認
しておく必要があります。表 37 から 38 は FLEX 10K の外部タイミング・パラメー
タです。
表 32. LE のタイミング・マイクロパラメータ（１ / ２）
シンボル
注 (1)
パラメータ
tLUT
データ入力の LUT 遅延
tCLUT
キャリー入力の LUT 遅延
tRLUT
LE レジスタ・フィードバックの LUT 遅延
tPACKED
データ入力からパックド・レジスタへの遅延
tEN
LE レジスタのイネーブル遅延
tCICO
キャリー・インからキャリー・アウトまでの遅延
tCGEN
データ入力からキャリー・アウトまでの遅延
tCGENR
LE レジスタ・フィードバックからキャリー・アウトまでの遅延
tCASC
カスケード・インからカスケード・アウトまでの遅延
tC
LE レジスタのコントロール信号遅延
tCO
LE レジスタの「Clock-to-Output」遅延
tCOMB
組み合わせ回路の遅延
tSU
LE レジスタのデータとイネーブル信号のクロック前のセットアップ・タイム。
LE レジスタの非同期クリア、プリセット、ロード後のリカバリ・タイム
tH
LE レジスタのデータとイネーブル信号のクロック後のホールド・タイム
58
条件
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 32. LE のタイミング・マイクロパラメータ（２ / ２）
シンボル
注 (1)
パラメータ
tPRE
LE レジスタのプリセット遅延
tCLR
LE レジスタのクリア遅延
tCH
クロック・ピンからのクロック High 最小期間
tCL
クロック・ピンからのクロック Low 最小期間
表 33. IOE のタイミング・マイクロパラメータ
シンボル
条件
注 (1)
パラメータ
条件
tIOD
IOE データ遅延
tIOC
IOE レジスタのコントロール信号遅延
tIOCO
IOE レジスタの「Clock-to-Output」遅延
tIOCOMB
IOE 組み合わせ回路出力遅延
tIOSU
IOE レジスタのデータとイネーブル信号のクロック前のセットアップ・タイム。
IOE レジスタの非同期クリア後のリカバリ・タイム
tIOH
IOE レジスタのデータとイネーブル信号のクロック後のホールド・タイム
tIOCLR
IOE レジスタのクリア・タイム
tOD1
出力バッファとパッド遅延、Slow Slew Rate = off、VCCIO = VCCINT
tOD2
出力バッファとパッド遅延、Slow Slew Rate = off、VCCIO = Low Voltage
C1 = 35 pF(3)
tOD3
出力バッファとパッド遅延、Slow Slew Rate = on
C1 = 35 pF(4)
tXZ
IOE 出力バッファのディセーブル遅延
tZX1
IOE 出力バッファのイネーブル遅延、Slow Slew Rate = off、VCCIO = VCCINT
tZX2
IOE 出力バッファのイネーブル遅延、Slow Slew Rate = off、VCCIO = Low Voltage
C1 = 35 pF(3)
tZX3
IOE 出力バッファのイネーブル遅延、Slow Slew Rate = on
C1 = 35 pF(4)
tINREG
IOE 入力パッドとバッファから IOE レジスタまでの遅延
tIOFD
IOE レジスタのフィードバック遅延
tINCOMB
IOE 入力パッドとバッファから FastTrack インタコネクトまでの遅延
Altera Corporation
C1 = 35 pF(2)
C1 = 35 pF(2)
59
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 34. EAB のタイミング・マイクロパラメータ
シンボル
注 (1)
パラメータ
条件
tEABDATA1
EAB の組み合わせ入力に対するデータまたはアドレスの遅延
tEABDATA2
EAB のレジスタ入力に対するデータまたはアドレスの遅延
tEABWE1
EAB の組み合わせ入力に対するライト・イネーブルの遅延
tEABWE2
EAB のレジスタ入力に対するライト・イネーブルの遅延
tEABCLK
EAB レジスタのクロック遅延
tEABCO
EAB レジスタの「Clock-to-Output」遅延
tEABBYPASS
レジスタ・バイパス遅延
tEABSU
EAB レジスタのクロック前のセットアップ・タイム
tEABH
EAB レジスタのクロック後のホールド・タイム
tAA
アドレス・アクセス遅延
tWP
ライト・パルス幅
tWDSU
ライト・パルスの立ち下がりエッジ前のデータ・セットアップ・タイム
(5)
tWDH
ライト・パルスの立ち下がりエッジ後のデータ・ホールド・タイム
(5)
tWASU
ライト・パルスの立ち上がりエッジ前のアドレス・セットアップ・タイム
(5)
tWAH
ライト・パルスの立ち下がりエッジ後のアドレス・ホールド・タイム
(5)
tWO
ライト・イネーブルからデータ出力確定までの遅延
tDD
データ入力から出力確定までの遅延
tEABOUT
データ出力遅延
tEABCH
クロック、High 期間
tEABCL
クロック、Low 期間
60
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 35. EAB のタイミング・マクロパラメータ
シンボル
注 (1)、(6)
パラメータ
tEABAA
EAB アドレス・アクセス遅延
tEABRCCOMB
EAB 非同期リード・サイクル・タイム
tEABRCREG
EAB 同期リード・サイクル・タイム
tEABWP
EAB ライト・パルス幅
tEABWCCOMB
EAB 非同期ライト・サイクル・タイム
tEABWCREG
EAB 同期ライト・サイクル・タイム
tEABDD
EAB データ入力からデータ出力確定までの遅延
tEABDATACO
出力レジスタ使用時の EAB「Clock-to-Output」遅延
tEABDATASU
入力レジスタ使用時のクロック前の EAB データ／アドレス・セットアップ・タイム
tEABDATAH
入力レジスタ使用時のクロック後の EAB データ／アドレス・ホールド・タイム
tEABWESU
入力レジスタ使用時のクロック前の EAB の WE 信号セットアップ・タイム
tEABWEH
入力レジスタ使用時のクロック後の EAB の WE 信号ホールド・タイム
tEABWDSU
入力レジスタ非使用時のライト・パルス立ち下がりエッジ前の EAB データ・
セットアップ・タイム
tEABWDH
入力レジスタ非使用時のライト・パルス立ち下がりエッジ後の EAB データ・
tEABWASU
入力レジスタ非使用時のライト・パルス立ち上がりエッジ前の EAB アドレス・
セットアップ・タイム
tEABWAH
入力レジスタ非使用時のライト・パルス立ち下がりエッジ後の EAB アドレス・
tEABWO
EAB ライト・イネーブルからデータ出力確定までの遅延
条件
ホールド・タイム
ホールド・タイム
Altera Corporation
61
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 36. インタコネクト・タイミング・マイクロパラメータ
シンボル
注 (1)
パラメータ
条件
tDIN2IOE
入力専用ピンから IOE のコントロール入力までの遅延
(7)
tDCLK2LE
クロック専用ピンから LE または EAB クロックまでの遅延
(7)
tDIN2DATA
専用入力またはクロックから LE または EAB データ入力までの遅延
(7)
tDCLK2IOE
クロック専用ピンから IOE クロックまでの遅延
(7)
tDIN2LE
入力専用ピンから LE または EAB のコントロール入力までの遅延
(7)
tSAMELAB
同一 LAB 内での LE 間配線遅延
tSAMEROW
ロウ側の IOE、LE、または EAB から同じロウの IOE、LE、または EAB をドライブし (7)
tSAMECOLUMN
LE から同じカラム側の IOE をドライブしたときの配線遅延
(7)
カラム側の IOE、LE、または EAB から、異なるロウの LE、または EAB をドライブ
(7)
たときの配線遅延
tDIFFROW
したときの配線遅延
tTWOROWS
ロウ側 IOE または EAB から異なるロウの LE または EAB をドライブしたときの配線遅延 (7)
tLEPERIPH
LE から IOE のコントロール信号をペリフェラル・コントロール・バスを通じてドラ
イブしたときの配線遅延
tLABCARRY
LE のキャリー・アウト信号が異なる LAB 内の LE のキャリー・イン信号をドライブし
たときの配線遅延
tLABCASC
LE のカスケード・アウト信号が異なる LAB 内の LE のカスケード・イン信号をドライ
ブしたときの配線遅延
表 37. 外部タイミング・パラメータ
シンボル
注 (8)、(10)
パラメータ
tDRR
4 個の LE、3 本のロウ・インタコネクト、4 本のローカル・インタコネクトを通る信
号のレジスタ－レジスタ間の遅延
tINSU
IOE レジスタのグローバル・クロック・セットアップ・タイム
tINH
IOE レジスタのグローバル・クロック・ホールド・タイム
tOUTCO
グローバル・クロックを使用したときの、IOE レジスタの「Clock-to-Output」遅延
表 38. 外部双方向タイミング・パラメータ
シンボル
tINSUBIDIR
tINHBIDIR
(7)
条件
(9)
注 (10)
パラメータ
条件
隣接した LE レジスタにグローバル・クロックを使用したときの双方向ピンのセット
アップ・タイム
隣接した LE レジスタにグローバル・クロックを使用したときの双方向ピンのホール
ド・タイム
tOUTCOBIDIR
IOE レジスタにグローバル・クロックを使用したときの双方向ピンの「Clock-toOutput」遅延
tXZBIDIR
同期 IOE 出力バッファのディセーブル遅延
tZXBIDIR
同期 IOE 出力バッファのイネーブル遅延、Slow Slew Rate = off
62
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
注:
(1) マイクロパラメータは、アーキテクチャ上の各エレメントによって発生するタイミング遅延です。これらのパラメータを
正確に測定することはできません。
動作条件 : FLEX 10K デバイスの一般用は VCCIO = 5.0 V ± 5％
FLEX 10K デバイスの工業用は VCCIO = 5.0 V ± 10％
FLEX 10KA デバイスの一般用または工業用は VCCIO = 3.3 V ± 10％
(3) 動作条件 : FLEX 10K デバイスの一般用または工業用は VCCIO = 3.3 V ± 10％
FLEX 10KA デバイスの一般用または工業用は VCCIO = 2.5 V ± 0.2 V
(4) 動作条件 : VCCIO = 2.5 V、3.3 V、または 5.0 V
(5) EAB 内の RAM は自分自身でタイミングをとるようになっているため、WE 信号がレジスタされる場合はこのタイミング
を無視することができます。
(6) EAB のマクロパラメータは、EAB の特性を簡単に予測できるようにするための内部タイミング・パラメータです。これら
のパラメータは選択された各マイクロパラメータを加算することによって計算できます。
(7) これらの値は代表的なアプリケーションにおけるワースト・ケースの値です。各デザインの実際のワースト・ケース性能
を決定するためには、コンパイル完了後にタイミング・シミュレーションとタイミング解析を行う必要があります。
(8) 外部リファレンス・タイミング・パラメータはアルテラの工場でテストされ、ワースト・ケースの値が保証されています。
標準的なデバイス・アプリケーションに近い信号パスを組み合わせた状態でテストが行われています。
(9) テスト回路の詳細、条件などについては日本アルテラまたは販売代理店にお問い合わせください。
(10) これらのタイミング・パラメータはサンプル・テストのみです。
(2)
図 29 と 30 は表 34 で示した EAB のマクロパラメータの非同期および同期タイミン
グの波形です。
図 29. EAB の非同期タイミングの波形
EAB
WE
a0
a1
a2
tEABAA
a3
tEABRCCOMB
d0
d3
d2
d1
EAB
WE
tEABWP
tEABWDSU
din0
tEABWDH
din1
tEABWASU
tEABWAH
tEABWCCOMB
a0
a1
a2
tEABDD
din0
Altera Corporation
din1
dout2
63
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
図 30. EAB の同期タイミングの波形
EAB
WE
a0
a1
tEABDATASU
a2
a3
tEABRCREG
tEABDATAH
CLK
tEABDATACO
d2
d1
EAB
EAB
WE
a0
din1
din2
din3
a1
a2
a3
tEABWESU
tEABDATASU
tEABDATAH
a2
tEABWEH
CLK
tEABDATACO
tEABWCREG
dout0
64
dout1
din1
din2
din3
din2
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FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 39 から 47 は EPF10K10 と EPF10K20 の内部および外部タイミング・パラメータ
を示したものです。
表 39. EPF10K10 と EPF10K20 の LE タイミング・マイクロパラメータ
シンボル
– 3 スピード・グレード
最小
最大
注 (1)
– 4 スピード・グレード
最小
単位
最大
tLUT
1.4
1.7
ns
tCLUT
0.6
0.7
ns
tRLUT
1.5
1.9
ns
tPACKED
0.6
0.9
ns
tEN
1.0
1.2
ns
tCICO
0.2
0.3
ns
tCGEN
0.9
1.2
ns
tCGENR
0.9
1.2
ns
tCASC
0.8
0.9
ns
tC
1.3
1.5
ns
tCO
0.9
1.1
ns
tCOMB
0.5
0.6
ns
tSU
1.3
2.5
tH
1.4
1.6
tPRE
1.0
tCLR
1.0
ns
ns
1.2
ns
1.2
ns
tCH
4.0
4.0
ns
tCL
4.0
4.0
ns
Altera Corporation
65
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 40. EPF10K10 と EPF10K20 の IOE タイミング・マイクロパラメータ
シンボル
– 3 スピード・グレード
最小
最大
注 (1)
– 4 スピード・グレード
最小
単位
最大
tIOD
1.3
1.6
ns
tIOC
0.5
0.7
ns
tIOCO
0.2
0.2
ns
tIOCOMB
0.0
0.0
tIOSU
2.8
tIOH
1.0
3.2
ns
ns
1.2
ns
tIOCLR
1.0
1.2
ns
tOD1
2.6
3.5
ns
tOD2
4.9
6.4
ns
tOD3
6.3
8.2
ns
tXZ
4.5
5.4
ns
tZX1
4.5
5.4
ns
tZX2
6.8
8.3
ns
tZX3
8.2
10.1
ns
tINREG
6.0
7.5
ns
tIOFD
3.1
3.5
ns
tINCOMB
3.1
3.5
ns
66
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 41. EPF10K10 と EPF10K20 の EAB 内部マイクロパラメータ
シンボル
– 3 スピード・グレード
最小
最大
注 (1)
– 4 スピード・グレード
最小
単位
最大
tEABDATA1
1.5
1.9
ns
tEABDATA2
4.8
6.0
ns
tEABWE1
1.0
1.2
ns
tEABWE2
5.0
6.2
ns
tEABCLK
1.0
2.2
ns
tEABCO
0.5
0.6
ns
tEABBYPASS
1.5
1.9
tEABSU
1.5
tEABH
2.0
tAA
1.8
2.5
8.7
ns
ns
ns
10.7
ns
tWP
5.8
7.2
ns
tWDSU
1.6
2.0
ns
tWDH
0.3
0.4
ns
tWASU
0.5
0.6
ns
tWAH
1.0
1.2
ns
tWO
5.0
6.2
ns
tDD
5.0
6.2
ns
tEABOUT
0.5
0.6
ns
tEABCH
4.0
4.0
ns
tEABCL
5.8
7.2
ns
Altera Corporation
67
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 42. EPF10K10 と EPF10K20 の EAB 内部タイミング・マクロパラメータ
シンボル
– 3 スピード・グレード
最小
tEABAA
tEABRCCOMB
最大
注 (1)
– 4 スピード・グレード
最小
13.7
単位
最大
17.0
ns
13.7
17.0
ns
tEABRCREG
9.7
11.9
ns
tEABWP
5.8
7.2
ns
tEABWCCOMB
7.3
9.0
ns
13.0
16.0
ns
tEABWCREG
tEABDD
tEABDATACO
10.0
12.5
2.0
3.4
ns
ns
tEABDATASU
5.3
5.6
ns
tEABDATAH
0.0
0.0
ns
tEABWESU
5.5
5.8
ns
tEABWEH
0.0
0.0
ns
tEABWDSU
5.5
5.8
ns
tEABWDH
0.0
0.0
ns
tEABWASU
2.1
2.7
ns
tEABWAH
0.0
0.0
tEABWO
68
9.5
ns
11.8
ns
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 43. EPF10K10 のインタコネクト・タイミング・マイクロパラメータ
シンボル
– 3 スピード・グレード
最小
最大
注 (1)
– 4 スピード・グレード
最小
単位
最大
tDIN2IOE
4.8
6.2
ns
tDIN2LE
2.6
3.8
ns
tDIN2DATA
4.3
5.2
ns
tDCLK2IOE
3.4
4.0
ns
tDCLK2LE
2.6
3.8
ns
tSAMELAB
0.6
0.6
ns
tSAMEROW
3.6
3.8
ns
tSAMECOLUMN
0.9
1.1
ns
tDIFFROW
4.5
4.9
ns
tTWOROWS
8.1
8.7
ns
tLEPERIPH
3.3
3.9
ns
tLABCARRY
0.5
0.8
ns
tLABCASC
2.7
3.0
ns
表 44. EPF10K20 のインタコネクト・タイミング・マイクロパラメータ
シンボル
– 3 スピード・グレード
最小
最大
注 (1)
– 4 スピード・グレード
最小
単位
最大
tDIN2IOE
5.2
6.6
ns
tDIN2LE
2.6
3.8
ns
tDIN2DATA
4.3
5.2
ns
tDCLK2IOE
4.3
4.0
ns
tDCLK2LE
2.6
3.8
ns
tSAMELAB
0.6
0.6
ns
tSAMEROW
3.7
3.9
ns
tSAMECOLUMN
1.4
1.6
ns
tDIFFROW
5.1
5.5
ns
tTWOROWS
8.8
9.4
ns
tLEPERIPH
4.7
5.6
ns
tLABCARRY
0.5
0.8
ns
tLABCASC
2.7
3.0
ns
Altera Corporation
69
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 45. EPF10K10 と EPF10K20 の外部タイミング・パラメータ
シンボル
– 3 スピード・グレード
最小
tDRR
最大
注 (1)
– 4 スピード・グレード
最小
16.1
単位
最大
20.0
ns
tINSU (2)、(3)
tINH (3)
5.5
6.0
ns
0.0
0.0
ns
tOUTCO (3)
2.0
6.7
表 46. EPF10K10 の外部双方向タイミング・パラメータ
シンボル
– 3 スピード・グレード
最小
最大
2.0
8.4
ns
注 (1)
– 4 スピード・グレード
最小
tINSUBIDIR
4.5
5.6
tINHBIDIR
0.0
0.0
tOUTCOBIDIR
2.0
6.7
2.0
単位
最大
ns
ns
8.4
ns
tXZBIDIR
10.5
13.4
ns
tZXBIDIR
10.5
13.4
ns
表 47. EPF10K20 の外部双方向タイミング・パラメータ
シンボル
– 3 スピード・グレード
最小
最大
注 (1)
– 4 スピード・グレード
最小
tINSUBIDIR
4.6
5.7
tINHBIDIR
0.0
0.0
tOUTCOBIDIR
2.0
6.7
2.0
単位
最大
ns
ns
8.4
ns
tXZBIDIR
10.5
13.4
ns
tZXBIDIR
10.5
13.4
ns
注:
(1) すべてのタイミング・パラメータは表 32 から 38 で解説されています。
(2) 信号をレジスタする場合、LE を使用することでセットアップ・タイムが短くなることがあります。
(3) このパラメータはデバイスの特性評価によって得られた値で、記載されている値が保証されています。
70
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 48 から 56 は EPF10K30、EPF10K40、EPF10K50 の内部および外部タイミング・
パラメータを示したものです。
表 48. EPF10K30、EPF10K40、EPF10K50 の LE タイミング・マイクロパラメータ
シンボル
– 3 スピード・グレード
最小
最大
– 4 スピード・グレード
最小
注 (1)
単位
最大
tLUT
1.3
1.8
ns
tCLUT
0.6
0.6
ns
tRLUT
1.5
2.0
ns
tPACKED
0.5
0.8
ns
tEN
0.9
1.5
ns
tCICO
0.2
0.4
ns
tCGEN
0.9
1.4
ns
tCGENR
0.9
1.4
ns
tCASC
1.0
1.2
ns
tC
1.3
1.6
ns
tCO
0.9
1.2
ns
tCOMB
0.6
0.6
ns
tSU
1.4
1.4
tH
0.9
1.3
tPRE
0.9
tCLR
0.9
ns
ns
1.2
ns
1.2
ns
tCH
4.0
4.0
ns
tCL
4.0
4.0
ns
Altera Corporation
71
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 49. EPF10K30、EPF10K40、EPF10K50 の IOE タイミング・マイクロパラメータ
シンボル
– 3 スピード・グレード
最小
最大
– 4 スピード・グレード
最小
注 (1)
単位
最大
tIOD
0.4
0.6
ns
tIOC
0.5
0.9
ns
tIOCO
0.4
0.5
ns
tIOCOMB
0.0
0.0
tIOSU
3.1
tIOH
1.0
3.5
ns
ns
1.9
ns
tIOCLR
1.0
1.2
ns
tOD1
3.3
3.6
ns
tOD2
5.6
6.5
ns
tOD3
7.0
8.3
ns
tXZ
5.2
5.5
ns
tZX1
5.2
5.5
ns
tZX2
7.5
8.4
ns
tZX3
8.9
10.2
ns
tINREG
7.7
10.0
ns
tIOFD
3.3
4.0
ns
tINCOMB
3.3
4.0
ns
72
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 50. EPF10K30、EPF10K40、EPF10K50 の EAB 内部マイクロパラメータ
シンボル
– 3 スピード・グレード
最小
最大
注 (1)
– 4 スピード・グレード
最小
単位
最大
tEABDATA1
1.5
1.9
ns
tEABDATA2
4.8
6.0
ns
tEABWE1
1.0
1.2
ns
tEABWE2
5.0
6.2
ns
tEABCLK
1.0
2.2
ns
tEABCO
0.5
0.6
ns
tEABBYPASS
1.5
1.9
tEABSU
1.5
tEABH
2.0
tAA
1.8
2.5
8.7
ns
ns
ns
10.7
ns
tWP
5.8
7.2
ns
tWDSU
1.6
2.0
ns
tWDH
0.3
0.4
ns
tWASU
0.5
0.6
ns
tWAH
1.0
1.2
ns
tWO
5.0
6.2
ns
tDD
5.0
6.2
ns
tEABOUT
0.5
0.6
ns
tEABCH
4.0
4.0
ns
tEABCL
5.8
7.2
ns
Altera Corporation
73
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 51. EPF10K30、EPF10K40、EPF10K50 の EAB 内部タイミング・マクロパラメータ
シンボル
– 3 スピード・グレード
最小
tEABAA
tEABRCCOMB
最大
– 4 スピード・グレード
最小
13.7
注 (1)
単位
最大
17.0
ns
13.7
17.0
ns
tEABRCREG
9.7
11.9
ns
tEABWP
5.8
7.2
ns
tEABWCCOMB
7.3
9.0
ns
13.0
16.0
ns
tEABWCREG
tEABDD
tEABDATACO
10.0
12.5
2.0
3.4
ns
ns
tEABDATASU
5.3
5.6
ns
tEABDATAH
0.0
0.0
ns
tEABWESU
5.5
5.8
ns
tEABWEH
0.0
0.0
ns
tEABWDSU
5.5
5.8
ns
tEABWDH
0.0
0.0
ns
tEABWASU
2.1
2.7
ns
tEABWAH
0.0
0.0
tEABWO
74
9.5
ns
11.8
ns
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 52. EPF10K30 のインタコネクト・タイミング・マイクロパラメータ
シンボル
– 3 スピード・グレード
最小
最大
注 (1)
– 4 スピード・グレード
最小
単位
最大
tDIN2IOE
6.9
8.7
ns
tDIN2LE
3.6
4.8
ns
tDIN2DATA
5.5
7.2
ns
tDCLK2IOE
4.6
6.2
ns
tDCLK2LE
3.6
4.8
ns
tSAMELAB
0.3
0.3
ns
tSAMEROW
3.3
3.7
ns
tSAMECOLUMN
2.5
2.7
ns
tDIFFROW
5.8
6.4
ns
tTWOROWS
9.1
10.1
ns
tLEPERIPH
6.2
7.1
ns
tLABCARRY
0.4
0.6
ns
tLABCASC
2.4
3.0
ns
表 53. EPF10K40 のインタコネクト・タイミング・マイクロパラメータ
シンボル
– 3 スピード・グレード
最小
最大
注 (1)
– 4 スピード・グレード
最小
単位
最大
tDIN2IOE
7.6
9.4
ns
tDIN2LE
3.6
4.8
ns
tDIN2DATA
5.5
7.2
ns
tDCLK2IOE
4.6
6.2
ns
tDCLK2LE
3.6
4.8
ns
tSAMELAB
0.3
0.3
ns
tSAMEROW
3.3
3.7
ns
tSAMECOLUMN
3.1
3.2
ns
tDIFFROW
6.4
6.4
ns
tTWOROWS
9.7
10.6
ns
tLEPERIPH
6.4
7.1
ns
tLABCARRY
0.4
0.6
ns
tLABCASC
2.4
3.0
ns
Altera Corporation
75
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 54. EPF10K50 のインタコネクト・タイミング・マイクロパラメータ
シンボル
– 3 スピード・グレード
最小
最大
注 (1)
– 4 スピード・グレード
最小
単位
最大
tDIN2IOE
8.4
10.2
ns
tDIN2LE
3.6
4.8
ns
tDIN2DATA
5.5
7.2
ns
tDCLK2IOE
4.6
6.2
ns
tDCLK2LE
3.6
4.8
ns
tSAMELAB
0.3
0.3
ns
tSAMEROW
3.3
3.7
ns
tSAMECOLUMN
3.9
4.1
ns
tDIFFROW
7.2
7.8
ns
tTWOROWS
10.5
11.5
ns
tLEPERIPH
7.5
8.2
ns
tLABCARRY
0.4
0.6
ns
tLABCASC
2.4
3.0
ns
表 55. EPF10K30、EPF10K40、EPF10K50 の外部タイミング・パラメータ
シンボル
– 3 スピード・グレード
最小
tDRR
最大
注 (1)
– 4 スピード・グレード
最小
17.2
単位
最大
21.1
ns
tINSU (2)、(3)
tINH (3)
5.7
6.4
ns
0.0
0.0
ns
tOUTCO (3)
2.0
8.8
2.0
11.2
表 56. EPF10K30、EPF10K40、EPF10K50 の外部双方向タイミング・パラメータ
シンボル
– 3 スピード・グレード
最小
最大
注 (1)
– 4 スピード・グレード
最小
tINSUBIDIR
4.1
4.6
tINHBIDIR
0.0
0.0
tOUTCOBIDIR
2.0
8.8
ns
2.0
単位
最大
ns
ns
11.2
ns
tXZBIDIR
12.3
15.0
ns
tZXBIDIR
12.3
15.0
ns
注:
(1) すべてのタイミング・パラメータは表 32 から 38 で解説されています。
(2) 信号をレジスタする場合、LE を使用することでセットアップ・タイムが短くなることがあります。
(3) このパラメータはデバイスの特性評価によって得られた値で、記載されている値が保証されています。
76
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 57 から 63 は EPF10K70 の内部および外部タイミング・パラメータを示したもの
です。
表 57. EPF10K70 の LE タイミング・マイクロパラメータ
シンボル
– 2 スピード・グレード
最小
最大
注 (1)
– 3 スピード・グレード
最小
最大
– 4 スピード・グレード
最小
単位
最大
tLUT
1.3
1.5
2.0
ns
tCLUT
0.4
0.4
0.5
ns
tRLUT
1.5
1.6
2.0
ns
tPACKED
0.8
0.9
1.3
ns
tEN
0.8
0.9
1.2
ns
tCICO
0.2
0.2
0.3
ns
tCGEN
1.0
1.1
1.4
ns
tCGENR
1.1
1.2
1.5
ns
tCASC
1.0
1.1
1.3
ns
tC
0.7
0.8
1.0
ns
tCO
0.9
1.0
1.4
ns
tCOMB
0.4
0.5
0.7
tSU
1.9
tH
2.1
2.1
2.6
2.3
ns
ns
3.1
ns
tPRE
0.9
1.0
1.4
tCLR
0.9
1.0
1.4
ns
ns
tCH
4.0
4.0
4.0
ns
tCL
4.0
4.0
4.0
ns
Altera Corporation
77
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 58. EPF10K70 の IOE タイミング・マイクロパラメータ
シンボル
– 2 スピード・グレード
最小
最大
注 (1)
– 3 スピード・グレード
最小
最大
– 4 スピード・グレード
最小
単位
最大
tIOD
0.0
0.0
0.0
ns
tIOC
0.4
0.5
0.7
ns
tIOCO
0.4
0.4
0.9
ns
tIOCOMB
0.0
0.0
0.0
ns
tIOSU
4.5
5.0
6.2
tIOH
0.4
0.5
0.7
ns
ns
tIOCLR
0.6
0.7
1.6
ns
tOD1
3.6
4.0
5.0
ns
tOD2
5.6
6.3
7.3
ns
tOD3
6.9
7.7
8.7
ns
tXZ
5.5
6.2
6.8
ns
tZX1
5.5
6.2
6.8
ns
tZX2
7.5
8.5
9.1
ns
tZX3
8.8
9.9
10.5
ns
tINREG
8.0
9.0
10.2
ns
tIOFD
7.2
8.1
10.3
ns
tINCOMB
7.2
8.1
10.3
ns
78
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 59. EPF10K70 の EAB 内部マイクロパラメータ
シンボル
– 2 スピード・グレード
最小
最大
注 (1)
– 3 スピード・グレード
最小
最大
– 4 スピード・グレード
最小
単位
最大
tEABDATA1
1.3
1.5
1.9
ns
tEABDATA2
4.3
4.8
6.0
ns
tEABWE1
0.9
1.0
1.2
ns
tEABWE2
4.5
5.0
6.2
ns
tEABCLK
0.9
1.0
2.2
ns
tEABCO
0.4
0.5
0.6
ns
tEABBYPASS
1.3
1.5
1.9
tEABSU
1.3
tEABH
1.8
tAA
1.5
1.8
2.0
7.8
2.5
8.7
ns
ns
ns
10.7
ns
tWP
5.2
5.8
7.2
ns
tWDSU
1.4
1.6
2.0
ns
tWDH
0.3
0.3
0.4
ns
tWASU
0.4
0.5
0.6
ns
tWAH
0.9
1.0
1.2
ns
tWO
4.5
5.0
6.2
ns
tDD
4.5
5.0
6.2
ns
tEABOUT
0.4
0.5
0.6
ns
tEABCH
4.0
4.0
4.0
ns
tEABCL
5.2
5.8
7.2
ns
Altera Corporation
79
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 60. EPF10K70 の EAB 内部タイミング・マクロパラメータ
シンボル
– 2 スピード・グレード
最小
tEABAA
tEABRCCOMB
最大
注 (1)
– 3 スピード・グレード
最小
12.1
最大
– 4 スピード・グレード
最小
13.7
単位
最大
17.0
ns
12.1
13.7
17.0
ns
tEABRCREG
8.6
9.7
11.9
ns
tEABWP
5.2
5.8
7.2
ns
tEABWCCOMB
6.5
7.3
9.0
ns
11.6
13.0
16.0
tEABWCREG
tEABDD
8.8
tEABDATACO
10.0
1.7
2.0
ns
12.5
ns
3.4
ns
tEABDATASU
4.7
5.3
5.6
ns
tEABDATAH
0.0
0.0
0.0
ns
tEABWESU
4.9
5.5
5.8
ns
tEABWEH
0.0
0.0
0.0
ns
tEABWDSU
1.8
2.1
2.7
ns
tEABWDH
0.0
0.0
0.0
ns
tEABWASU
4.1
4.7
5.8
ns
tEABWAH
0.0
0.0
0.0
tEABWO
80
8.4
9.5
ns
11.8
ns
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 61. EPF10K70 のインタコネクト・タイミング・マイクロパラメータ
シンボル
– 2 スピード・グレード
最小
– 3 スピード・グレード
最大
最小
最大
注 (1)
– 4 スピード・グレード
最小
単位
最大
tDIN2IOE
6.6
7.3
8.8
ns
tDIN2LE
4.2
4.8
6.0
ns
tDIN2DATA
6.5
7.1
10.8
ns
tDCLK2IOE
5.5
6.2
7.7
ns
tDCLK2LE
4.2
4.8
6.0
ns
tSAMELAB
0.4
0.4
0.5
ns
tSAMEROW
4.8
4.9
5.5
ns
tSAMECOLUMN
3.3
3.4
3.7
ns
tDIFFROW
8.1
8.3
9.2
ns
tTWOROWS
12.9
13.2
14.7
ns
tLEPERIPH
5.5
5.7
6.5
ns
tLABCARRY
0.8
0.9
1.1
ns
tLABCASC
2.7
3.0
3.2
ns
表 62. EPF10K70 の外部タイミング・パラメータ
シンボル
– 2 スピード・グレード
最小
tDRR
最大
注 (1)
– 3 スピード・グレード
最小
17.2
tINSU (2)、(3)
tINH (3)
6.6
tOUTCO (3)
2.0
7.3
0.0
2.0
– 2 スピード・グレード
最小
最大
2.0
ns
ns
ns
14.3
ns
注 (1)
– 3 スピード・グレード
最小
24.2
0.0
11.1
単位
最大
8.0
0.0
9.9
最小
19.1
表 63. EPF10K70 の外部双方向タイミング・パラメータ
シンボル
最大
– 4 スピード・グレード
最大
– 4 スピード・グレード
最小
単位
最大
tINSUBIDIR
7.4
8.1
10.4
ns
tINHBIDIR
0.0
0.0
0.0
ns
tOUTCOBIDIR
2.0
14.3
ns
tXZBIDIR
13.7
9.9
2.0
15.4
11.1
2.0
18.5
ns
tZXBIDIR
13.7
15.4
18.5
ns
注:
(1) すべてのタイミング・パラメータは表 32 から 38 で解説されています。
(2) 信号をレジスタする場合、LE を使用することでセットアップ・タイムが短くなることがあります。
(3) このパラメータはデバイスの特性評価によって得られた値で、記載されている値が保証されています。
Altera Corporation
81
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 64 から 70 は EPF10K100 の内部および外部タイミング・パラメータを示したも
のです。
表 64. EPF10K100 の LE タイミング・マイクロパラメータ
シンボル
– 3DX スピード・
注 (1)
– 3 スピード・グレード
– 4 スピード・グレード
単位
グレード
最小
最大
最小
最大
最小
最大
tLUT
1.5
1.5
2.0
ns
tCLUT
0.4
0.4
0.5
ns
tRLUT
1.6
1.6
2.0
ns
tPACKED
0.9
0.9
1.3
ns
tEN
0.9
0.9
1.2
ns
tCICO
0.2
0.2
0.3
ns
tCGEN
1.1
1.1
1.4
ns
tCGENR
1.2
1.2
1.5
ns
tCASC
1.1
1.1
1.3
ns
tC
0.8
0.8
1.0
ns
tCO
1.0
1.0
1.4
ns
tCOMB
0.5
0.5
0.7
tSU
2.1
tH
2.3
2.1
2.6
2.3
ns
ns
3.1
ns
tPRE
1.0
1.0
1.4
tCLR
1.0
1.0
1.4
ns
ns
tCH
4.0
4.0
4.0
ns
tCL
4.0
4.0
4.0
ns
82
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 65. EPF10K100 の IOE タイミング・マイクロパラメータ
シンボル
– 3DX スピード・
注 (1)
– 3 スピード・グレード
– 4 スピード・グレード
単位
グレード
最小
最大
最小
最大
最小
最大
tIOD
0.0
0.0
0.0
ns
tIOC
0.5
0.5
0.7
ns
tIOCO
0.4
0.4
0.9
ns
tIOCOMB
0.0
0.0
0.0
tIOSU
5.5
tIOH
0.5
5.5
6.7
0.5
ns
ns
0.7
ns
tIOCLR
0.7
0.7
1.6
ns
tOD1
4.0
4.0
5.0
ns
tOD2
6.3
6.3
7.3
ns
tOD3
7.7
7.7
8.7
ns
tXZ
6.2
6.2
6.8
ns
tZX1
6.2
6.2
6.8
ns
tZX2
8.5
8.5
9.1
ns
tZX3
9.9
9.9
10.5
ns
tINREG（ClockLock
または ClockBoost
回路なし）
9.0
9.0
10.5
ns
tINREG（ClockLock
または ClockBoost
3.0
–
–
ns
tIOFD
8.1
8.1
10.3
ns
tINCOMB
8.1
8.1
10.3
ns
回路あり）
Altera Corporation
83
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 66. EPF10K100 の EAB 内部マイクロパラメータ
シンボル
– 3DX スピード・
注 (1)
– 3 スピード・グレード
– 4 スピード・グレード
単位
グレード
最小
最大
最小
最大
最小
最大
tEABDATA1
1.5
1.5
1.9
ns
tEABDATA2
4.8
4.8
6.0
ns
tEABWE1
1.0
1.0
1.2
ns
tEABWE2
5.0
5.0
6.2
ns
tEABCLK
1.0
1.0
2.2
ns
tEABCO
0.5
0.5
0.6
ns
tEABBYPASS
1.5
1.5
1.9
ns
tEABSU
1.5
1.5
1.8
tEABH
2.0
2.0
2.5
tAA
8.7
8.7
ns
ns
10.7
ns
tWP
5.8
5.8
7.2
ns
tWDSU
1.6
1.6
2.0
ns
tWDH
0.3
0.3
0.4
ns
tWASU
0.5
0.5
0.6
ns
tWAH
1.0
1.0
1.2
ns
tWO
5.0
5.0
6.2
ns
tDD
5.0
5.0
6.2
ns
tEABOUT
0.5
0.5
0.6
ns
tEABCH
4.0
4.0
4.0
ns
tEABCL
5.8
5.8
7.2
ns
84
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 67. EPF10K100 の EAB 内部タイミング・マクロパラメータ
シンボル
– 3DX スピード・
注 (1)
– 3 スピード・グレード
– 4 スピード・グレード
単位
グレード
最小
tEABAA
tEABRCCOMB
最大
最小
13.7
13.7
最大
最小
13.7
最大
17.0
13.7
17.0
ns
ns
tEABRCREG
9.7
9.7
11.9
ns
tEABWP
5.8
5.8
7.2
ns
ns
tEABWCCOMB
tEABWCREG
7.3
7.3
9.0
13.0
13.0
16.0
tEABDD
tEABDATACO
ns
10.0
10.0
12.5
ns
2.0
2.0
3.4
ns
tEABDATASU
5.3
5.3
5.6
ns
tEABDATAH
0.0
0.0
0.0
ns
tEABWESU
5.5
5.5
5.8
ns
tEABWEH
0.0
0.0
0.0
ns
tEABWDSU
5.5
5.5
5.8
ns
tEABWDH
0.0
0.0
0.0
ns
tEABWASU
2.1
2.1
2.7
ns
tEABWAH
0.0
0.0
0.0
tEABWO
Altera Corporation
9.5
9.5
ns
11.8
ns
85
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 68. EPF10K100 のインタコネクト・タイミング・マイクロパラメータ
シンボル
– 3DX スピード・
– 3 スピード・グレード
注 (1)
– 4 スピード・グレード
単位
グレード
最小
最大
最小
最大
最小
最大
tDIN2IOE
10.3
10.3
12.2
ns
tDIN2LE
4.8
4.8
6.0
ns
tDIN2DATA
7.3
7.3
11.0
ns
tDCLK2IOE
6.2
6.2
7.7
ns
2.3
–
–
ns
4.8
4.8
6.0
ns
2.3
–
–
ns
tSAMELAB
0.4
0.4
0.5
ns
tSAMEROW
4.9
4.9
5.5
ns
tSAMECOLUMN
5.1
5.1
5.4
ns
tDIFFROW
10.0
10.0
10.9
ns
tTWOROWS
14.9
14.9
16.4
ns
tLEPERIPH
6.9
6.9
8.1
ns
tLABCARRY
0.9
0.9
1.1
ns
tLABCASC
3.0
3.0
3.2
ns
（ClockLock または
ClockBoost 回路なし）
tDCLK2IOE
（ClockLock または
ClockBoost 回路あり）
tDCLK2LE
（ClockLock または
ClockBoost 回路なし）
tDCLK2LE
（ClockLock または
ClockBoost 回路あり）
86
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 69. EPF10K100 の外部タイミング・パラメータ
シンボル
– 3DX スピード・
注 (1)
– 3 スピード・グレード
– 4 スピード・グレード
単位
グレード
最小
最大
tDRR
最小
19.1
tINSU (2)、(3)、(4)
7.8
tOUTCO (3) 、(4)
2.0
最大
19.1
7.8
11.1
最小
2.0
最大
24.2
8.5
11.1
2.0
ns
ns
14.3
ns
tINH (3)
0.0
0.0
0.0
ns
tINSU (2)、(3)、(5)
6.2
–
–
ns
tOUTCO (3)、(5)
2.0
6.7
–
表 70. EPF10K100 の外部双方向タイミング・パラメータ
シンボル
– 3DX スピード・
–
ns
注 (1)
– 3 スピード・グレード
– 4 スピード・グレード
単位
グレード
最小
最大
最小
最大
最小
tINSUBIDIR (4)
8.1
8.1
10.4
tINHBIDIR (4)
0.0
0.0
0.0
tOUTCOBIDIR (4)
2.0
11.1
2.0
11.1
2.0
最大
ns
ns
14.3
ns
ns
tXZBIDIR (4)
15.3
15.3
18.4
tZXBIDIR (4)
15.3
15.3
18.4
tINSUBIDIR (5)
9.1
tINHBIDIR (5)
0.0
tOUTCOBIDIR (5)
2.0
–
–
–
7.2
–
–
–
–
ns
ns
ns
–
ns
tXZBIDIR (5)
14.3
–
–
ns
tZXBIDIR (5)
14.3
–
–
ns
注:
(1)
(2)
(3)
(4)
(5)
すべてのタイミング・パラメータは表 32 から 38 で解説されています。
信号をレジスタする場合、LE を使用することでセットアップ・タイムが短くなることがあります。
このパラメータはデバイスの特性評価によって得られた値で、記載されている値が保証されています。
このパラメータは ClockLock または ClockBoost 回路を使用せずに測定されています。
このパラメータは ClockLock または ClockBoost 回路を使用して測定されています。
Altera Corporation
87
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 71 から 77 は EPF10K50V の内部および外部タイミング・パラメータを示したも
のです。
表 71. EPF10K50V の LE タイミング・マイクロパラメータ
シンボル
注 (1)
– 1 スピード・
– 2 スピード・
– 3 スピード・
– 4 スピード・
グレード
グレード
グレード
グレード
最小
最大
最小
最大
最小
最大
最小
単位
最大
tLUT
0.9
1.0
1.3
1.6
ns
tCLUT
0.1
0.5
0.6
0.6
ns
tRLUT
0.5
0.8
0.9
1.0
ns
tPACKED
0.4
0.4
0.5
0.7
ns
tEN
0.7
0.9
1.1
1.4
ns
tCICO
0.2
0.2
0.2
0.3
ns
tCGEN
0.8
0.7
0.8
1.2
ns
tCGENR
0.4
0.3
0.3
0.4
ns
tCASC
0.7
0.7
0.8
0.9
ns
tC
0.3
1.0
1.3
1.5
ns
tCO
0.5
0.7
0.9
1.0
ns
tCOMB
0.4
0.4
0.5
0.6
ns
tSU
0.8
1.6
2.2
2.5
tH
0.5
0.8
1.0
1.4
tPRE
0.8
tCLR
0.4
0.8
0.5
0.4
0.5
ns
ns
0.5
ns
0.5
ns
tCH
2.0
4.0
4.0
4.0
ns
tCL
2.0
4.0
4.0
4.0
ns
88
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 72. EPF10K50V の IOE タイミング・マイクロパラメータ
シンボル
注 (1)
– 1 スピード・
– 2 スピード・
– 3 スピード・
– 4 スピード・
グレード
グレード
グレード
グレード
最小
最大
最小
最大
最小
最大
最小
単位
最大
tIOD
1.2
1.6
1.9
2.1
ns
tIOC
0.3
0.4
0.5
0.5
ns
tIOCO
0.3
0.3
0.4
0.4
ns
tIOCOMB
0.0
0.0
0.0
0.0
ns
tIOSU
2.8
2.8
3.4
3.9
tIOH
0.7
0.8
1.0
1.4
ns
ns
tIOCLR
0.5
0.6
0.7
0.7
tOD1
2.8
3.2
3.9
4.7
ns
tOD2
–
–
–
–
ns
ns
tOD3
6.5
6.9
7.6
8.4
ns
tXZ
2.8
3.1
3.8
4.6
ns
tZX1
2.8
3.1
3.8
4.6
ns
tZX2
–
–
–
–
ns
tZX3
6.5
6.8
7.5
8.3
ns
tINREG
5.0
5.7
7.0
9.0
ns
tIOFD
1.5
1.9
2.3
2.7
ns
tINCOMB
1.5
1.9
2.3
2.7
ns
Altera Corporation
89
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 73. EPF10K50V の EAB 内部マイクロパラメータ
シンボル
注 (1)
– 1 スピード・
– 2 スピード・
– 3 スピード・
– 4 スピード・
グレード
グレード
グレード
グレード
最小
最大
最小
最大
最小
最大
最小
単位
最大
tEABDATA1
1.7
2.8
3.4
4.6
ns
tEABDATA2
4.9
3.9
4.8
5.9
ns
tEABWE1
0.0
2.5
3.0
3.7
ns
tEABWE2
4.0
4.1
5.0
6.2
ns
tEABCLK
0.4
0.8
1.0
1.2
ns
tEABCO
0.1
0.2
0.3
0.4
ns
tEABBYPASS
0.9
1.1
1.3
1.6
ns
tEABSU
0.8
1.5
1.8
2.2
tEABH
0.8
1.6
2.0
2.5
tAA
5.5
8.2
10.0
ns
ns
12.4
ns
tWP
6.0
4.9
6.0
7.4
ns
tWDSU
0.1
0.8
1.0
1.2
ns
tWDH
0.1
0.2
0.3
0.4
ns
tWASU
0.1
0.4
0.5
0.6
ns
tWAH
0.1
0.8
1.0
1.2
ns
tWO
2.8
4.3
5.3
6.5
ns
tDD
2.8
4.3
5.3
6.5
ns
tEABOUT
0.5
0.4
0.5
0.6
ns
tEABCH
2.0
4.0
4.0
4.0
ns
tEABCL
6.0
4.9
6.0
7.4
ns
90
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 74. EPF10K50V の EAB 内部タイミング・マクロパラメータ
シンボル
– 1 スピード・
– 2 スピード・
– 3 スピード・
– 4 スピード・
グレード
グレード
グレード
グレード
最小
tEABAA
最大
最小
9.5
tEABRCCOMB
9.5
tEABRCREG
tEABWP
tEABWCCOMB
tEABWCREG
注 (1)
最大
最小
13.6
最大
最小
16.5
単位
最大
20.8
ns
13.6
16.5
20.8
ns
6.1
8.8
10.8
13.4
ns
6.0
4.9
6.0
7.4
ns
6.2
6.1
7.5
9.2
ns
12.0
11.6
14.2
17.4
tEABDD
6.8
tEABDATACO
9.7
1.0
11.8
1.4
ns
14.9
1.8
2.2
ns
ns
tEABDATASU
5.3
4.6
5.6
6.9
ns
tEABDATAH
0.0
0.0
0.0
0.0
ns
tEABWESU
4.4
4.8
5.8
7.2
ns
tEABWEH
0.0
0.0
0.0
0.0
ns
tEABWDSU
1.8
1.1
1.4
2.1
ns
tEABWDH
0.0
0.0
0.0
0.0
ns
tEABWASU
4.5
4.6
5.6
7.4
ns
tEABWAH
0.0
0.0
0.0
0.0
tEABWO
Altera Corporation
5.1
9.4
11.4
ns
14.0
ns
91
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 75. EPF10K50V のインタコネクト・タイミング・マイクロパラメータ
シンボル
注 (1)
– 1 スピード・
– 2 スピード・
– 3 スピード・
– 4 スピード・
グレード
グレード
グレード
グレード
最小
最大
最小
最大
最小
最大
最小
単位
最大
tDIN2IOE
4.7
6.0
7.1
8.2
ns
tDIN2LE
2.5
2.6
3.1
3.9
ns
tDIN2DATA
4.4
5.9
6.8
7.7
ns
tDCLK2IOE
2.5
3.9
4.7
5.5
ns
tDCLK2LE
2.5
2.6
3.1
3.9
ns
tSAMELAB
0.2
0.2
0.3
0.3
ns
tSAMEROW
2.8
3.0
3.2
3.4
ns
tSAMECOLUMN
3.0
3.2
3.4
3.6
ns
tDIFFROW
5.8
6.2
6.6
7.0
ns
tTWOROWS
8.6
9.2
9.8
10.4
ns
tLEPERIPH
4.5
5.5
6.1
7.0
ns
tLABCARRY
0.3
0.4
0.5
0.7
ns
tLABCASC
0.0
1.3
1.6
2.0
ns
表 76. EPF10K50V の外部タイミング・パラメータ
シンボル
注 (1)
– 1 スピード・
– 2 スピード・
– 3 スピード・
– 4 スピード・
グレード
グレード
グレード
グレード
最小
tDRR
最大
最小
11.2
tINSU(2)、(3)
tINH(3)
5.5
tOUTCO(3)
2.0
最大
4.2
0.0
2.0
最小
17.2
2.0
最大
21.1
6.9
0.0
7.8
表 77. EPF10K50V の外部双方向タイミング・パラメータ
シンボル
最大
5.2
0.0
5.9
最小
14.0
2.0
ns
11.1
– 2 スピード・
– 3 スピード・
– 4 スピード・
グレード
グレード
グレード
グレード
最大
最小
最大
最小
最大
最小
tINSUBIDIR
2.0
2.8
3.5
4.1
tINHBIDIR
0.0
0.0
0.0
0.0
tOUTCOBIDIR
2.0
5.9
2.0
7.8
ns
注 (1)
– 1 スピード・
最小
ns
ns
0.0
9.5
単位
2.0
9.5
2.0
単位
最大
ns
ns
11.1
ns
tXZBIDIR
8.0
9.8
11.8
14.3
ns
tZXBIDIR
8.0
9.8
11.8
14.3
ns
92
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
注:
(1) すべてのタイミング・パラメータは表 32 から 38 で解説されています。
(2) 信号をレジスタする場合、LE を使用することでセットアップ・タイムが短くなることがあります。
(3) このパラメータはデバイスの特性評価によって得られた値で、記載されている値が保証されています。
表 78 から 84 は EPF10K130V の内部および外部タイミング・パラメータを示した
ものです。
表 78. EPF10K130V の LE タイミング・マイクロパラメータ
シンボル
– 2 スピード・グレード
最小
最大
注 (1)
– 3 スピード・グレード
最小
最大
– 4 スピード・グレード
最小
単位
最大
tLUT
1.3
1.8
2.3
ns
tCLUT
0.5
0.7
0.9
ns
tRLUT
1.2
1.7
2.2
ns
tPACKED
0.5
0.6
0.7
ns
tEN
0.6
0.8
1.0
ns
tCICO
0.2
0.3
0.4
ns
tCGEN
0.3
0.4
0.5
ns
tCGENR
0.7
1.0
1.3
ns
tCASC
0.9
1.2
1.5
ns
tC
1.9
2.4
3.0
ns
tCO
0.6
0.9
1.1
ns
tCOMB
0.5
0.7
0.9
tSU
0.2
tH
0.0
0.2
0.3
0.0
ns
ns
0.0
ns
tPRE
2.4
3.1
3.9
tCLR
2.4
3.1
3.9
ns
ns
tCH
4.0
4.0
4.0
ns
tCL
4.0
4.0
4.0
ns
Altera Corporation
93
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 79. EPF10K130V の IOE タイミング・マイクロパラメータ
シンボル
– 2 スピード・グレード
最小
最大
注 (1)
– 3 スピード・グレード
最小
最大
– 4 スピード・グレード
最小
単位
最大
tIOD
1.3
1.6
2.0
ns
tIOC
0.4
0.5
0.7
ns
tIOCO
0.3
0.4
0.5
ns
tIOCOMB
0.0
0.0
0.0
ns
tIOSU
2.6
3.3
3.8
tIOH
0.0
0.0
0.0
ns
ns
tIOCLR
1.7
2.2
2.7
ns
tOD1
3.5
4.4
5.0
ns
tOD2
–
–
–
ns
tOD3
8.2
8.1
9.7
ns
tXZ
4.9
6.3
7.4
ns
tZX1
4.9
6.3
7.4
ns
tZX2
–
–
–
ns
tZX3
9.6
10.0
12.1
ns
tINREG
7.9
10.0
12.6
ns
tIOFD
6.2
7.9
9.9
ns
tINCOMB
6.2
7.9
9.9
ns
94
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 80. EPF10K130V の EAB 内部マイクロパラメータ
シンボル
– 2 スピード・グレード
最小
最大
注 (1)
– 3 スピード・グレード
最小
最大
– 4 スピード・グレード
最小
単位
最大
tEABDATA1
1.9
2.4
2.4
ns
tEABDATA2
3.7
4.7
4.7
ns
tEABWE1
1.9
2.4
2.4
ns
tEABWE2
3.7
4.7
4.7
ns
tEABCLK
0.7
0.9
0.9
ns
tEABCO
0.5
0.6
0.6
ns
tEABBYPASS
0.6
0.8
0.8
tEABSU
1.4
tEABH
0.0
tAA
1.8
1.8
0.0
5.6
0.0
7.1
ns
ns
ns
7.1
ns
tWP
3.7
4.7
4.7
ns
tWDSU
4.6
5.9
5.9
ns
tWDH
0.0
0.0
0.0
ns
tWASU
3.9
5.0
5.0
ns
tWAH
0.0
0.0
0.0
ns
tWO
5.6
7.1
7.1
ns
tDD
5.6
7.1
7.1
ns
tEABOUT
2.4
3.1
3.1
ns
tEABCH
4.0
4.0
4.0
ns
tEABCL
4.0
4.7
4.7
ns
Altera Corporation
95
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 81. EPF10K130V の EAB 内部タイミング・マクロパラメータ
シンボル
– 2 スピード・グレード
最小
tEABAA
tEABRCCOMB
最大
注 (1)
– 3 スピード・グレード
最小
11.2
最大
– 4 スピード・グレード
最小
14.2
単位
最大
14.2
ns
11.1
14.2
14.2
ns
tEABRCREG
8.5
10.8
10.8
ns
tEABWP
3.7
4.7
4.7
ns
tEABWCCOMB
7.6
9.7
9.7
ns
14.0
17.8
17.8
tEABWCREG
tEABDD
11.1
tEABDATACO
14.2
3.6
4.6
ns
14.2
ns
4.6
ns
tEABDATASU
4.4
5.6
5.6
ns
tEABDATAH
0.0
0.0
0.0
ns
tEABWESU
4.4
5.6
5.6
ns
tEABWEH
0.0
0.0
0.0
ns
tEABWDSU
4.6
5.9
5.9
ns
tEABWDH
0.0
0.0
0.0
ns
tEABWASU
3.9
5.0
5.0
ns
tEABWAH
0.0
0.0
0.0
tEABWO
96
11.1
14.2
ns
14.2
ns
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 82. EPF10K130V のインタコネクト・タイミング・マイクロパラメータ
シンボル
– 2 スピード・グレード
最小
最大
– 3 スピード・グレード
最小
最大
注 (1)
– 4 スピード・グレード
最小
単位
最大
tDIN2IOE
8.0
9.0
9.5
ns
tDIN2LE
2.4
3.0
3.1
ns
tDIN2DATA
5.0
6.3
7.4
ns
tDCLK2IOE
3.6
4.6
5.1
ns
tDCLK2LE
2.4
3.0
3.1
ns
tSAMELAB
0.4
0.6
0.8
ns
tSAMEROW
4.5
5.3
6.5
ns
tSAMECOLUMN
9.0
9.5
9.7
ns
tDIFFROW
13.5
14.8
16.2
ns
tTWOROWS
18.0
20.1
22.7
ns
tLEPERIPH
8.1
8.6
9.5
ns
tLABCARRY
0.6
0.8
1.0
ns
tLABCASC
0.8
1.0
1.2
ns
表 83. EPF10K130V の外部タイミング・パラメータ
シンボル
– 2 スピード・グレード
最小
tDRR
最大
– 3 スピード・グレード
最小
15.0
tINSU (2)、(3)
tINH (3)
6.9
tOUTCO (3)
2.0
8.6
0.0
最大
最小
2.0
2.0
ns
ns
ns
11.3
ns
注 (1)
– 3 スピード・グレード
最小
24.2
0.0
9.9
単位
最大
11.0
0.0
7.8
– 2 スピード・グレード
最小
最大
– 4 スピード・グレード
19.1
表 84. EPF10K130V の外部双方向タイミング・パラメータ
シンボル
注 (1)
最大
– 4 スピード・グレード
最小
単位
最大
tINSUBIDIR
6.7
8.5
10.8
ns
tINHBIDIR
0.0
0.0
0.0
ns
tOUTCOBIDIR
2.0
10.2
ns
tXZBIDIR
12.9
6.9
2.0
16.4
8.8
2.0
19.3
ns
tZXBIDIR
12.9
16.4
19.3
ns
注:
(1) すべてのタイミング・パラメータは表 32 から 38 で解説されています。
(2) 信号をレジスタする場合、LE を使用することでセットアップ・タイムが短くなることがあります。
(3) このパラメータはデバイスの特性評価によって得られた値で、記載されている値が保証されています。
Altera Corporation
97
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 85 から 91 は EPF10K10A の内部および外部タイミング・パラメータを示したも
のです。
表 85. EPF10K10A の LE タイミング・マイクロパラメータ
シンボル
– 1 スピード・グレード
最小
最大
注 (1)
– 2 スピード・グレード
最小
最大
– 3 スピード・グレード
最小
単位
最大
tLUT
0.9
1.2
1.6
ns
tCLUT
1.2
1.4
1.9
ns
tRLUT
1.9
2.3
3.0
ns
tPACKED
0.6
0.7
0.9
ns
tEN
0.5
0.6
0.8
ns
tCICO
0.2
0.3
0.4
ns
tCGEN
0.7
0.9
1.1
ns
tCGENR
0.7
0.9
1.1
ns
tCASC
1.0
1.2
1.7
ns
tC
1.2
1.4
1.9
ns
tCO
0.5
0.6
0.8
ns
tCOMB
0.5
0.6
0.8
tSU
1.1
tH
0.6
1.3
1.7
0.7
ns
ns
0.9
ns
tPRE
0.5
0.6
0.9
tCLR
0.5
0.6
0.9
ns
ns
tCH
3.0
3.5
4.0
ns
tCL
3.0
3.5
4.0
ns
98
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 86. EPF10K10A の IOE タイミング・マイクロパラメータ
シンボル
– 1 スピード・グレード
最小
最大
注 (1)
– 2 スピード・グレード
最小
最大
– 3 スピード・グレード
最小
単位
最大
1.3
1.5
2.0
ns
tIOC
0.2
0.3
0.3
ns
tIOCO
0.2
0.3
0.4
ns
tIOCOMB
0.6
0.7
0.9
tIOSU
0.8
tIOH
0.8
1.0
1.3
1.0
ns
ns
1.3
ns
tIOCLR
1.2
1.4
1.9
ns
tOD1
1.2
1.4
1.9
ns
tOD2
2.9
3.5
4.7
ns
tOD3
6.6
7.8
10.5
ns
tXZ
1.2
1.4
1.9
ns
tZX1
1.2
1.4
1.9
ns
tZX2
2.9
3.5
4.7
ns
tZX3
6.6
7.8
10.5
ns
tINREG
5.2
6.3
8.4
ns
tIOFD
3.1
3.8
5.0
ns
tINCOMB
3.1
3.8
5.0
ns
Altera Corporation
99
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 87. EPF10K10A の EAB 内部マイクロパラメータ
シンボル
– 1 スピード・グレード
最小
最大
注 (1)
– 2 スピード・グレード
最小
最大
– 3 スピード・グレード
最小
単位
最大
tEABDATA1
3.3
3.9
5.2
ns
tEABDATA2
1.0
1.3
1.7
ns
tEABWE1
2.6
3.1
4.1
ns
tEABWE2
2.7
3.2
4.3
ns
tEABCLK
0.0
0.0
0.0
ns
tEABCO
1.2
1.4
1.8
ns
tEABBYPASS
0.1
0.2
0.2
tEABSU
1.4
tEABH
0.1
tAA
1.7
2.2
0.1
4.5
0.1
5.4
ns
ns
ns
7.3
ns
tWP
2.0
2.4
3.2
ns
tWDSU
0.7
0.8
1.1
ns
tWDH
0.5
0.6
0.7
ns
tWASU
0.6
0.7
0.9
ns
tWAH
0.9
1.1
1.5
ns
tWO
3.3
3.9
5.2
ns
tDD
3.3
3.9
5.2
ns
tEABOUT
0.1
0.1
0.2
ns
tEABCH
3.0
3.5
4.0
ns
tEABCL
3.03
3.5
4.0
ns
100
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 88. EPF10K10A の EAB 内部タイミング・マクロパラメータ
シンボル
– 1 スピード・グレード
最小
tEABAA
最大
注 (1)
– 2 スピード・グレード
最小
8.1
最大
– 3 スピード・グレード
最小
9.8
単位
最大
13.1
ns
tEABRCCOMB
8.1
9.8
13.1
ns
tEABRCREG
5.8
6.9
9.3
ns
tEABWP
2.0
2.4
3.2
ns
tEABWCCOMB
3.5
4.2
5.6
ns
tEABWCREG
9.4
11.2
14.8
ns
tEABDD
6.9
8.3
11.0
ns
tEABDATACO
1.3
1.5
2.0
ns
tEABDATASU
2.4
3.0
3.9
ns
tEABDATAH
0.0
0.0
0.0
ns
tEABWESU
4.1
4.9
6.5
ns
tEABWEH
0.0
0.0
0.0
ns
tEABWDSU
1.4
1.6
2.2
ns
tEABWDH
0.0
0.0
0.0
ns
tEABWASU
2.5
3.0
4.1
ns
tEABWAH
0.0
0.0
0.0
tEABWO
Altera Corporation
6.2
7.5
ns
9.9
ns
101
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 89. EPF10K10A のインタコネクト・タイミング・マイクロパラメータ
シンボル
– 1 スピード・グレード
最小
最大
– 2 スピード・グレード
最小
最大
注 (1)
– 3 スピード・グレード
最小
単位
最大
tDIN2IOE
4.2
5.0
6.5
ns
tDIN2LE
2.2
2.6
3.4
ns
tDIN2DATA
4.3
5.2
7.1
ns
tDCLK2IOE
4.2
4.9
6.6
ns
tDCLK2LE
2.2
2.6
3.4
ns
tSAMELAB
0.1
0.1
0.2
ns
tSAMEROW
2.2
2.4
2.9
ns
tSAMECOLUMN
0.8
1.0
1.4
ns
tDIFFROW
3.0
3.4
4.3
ns
tTWOROWS
5.2
5.8
7.2
ns
tLEPERIPH
1.8
2.2
2.8
ns
tLABCARRY
0.5
0.5
0.7
ns
tLABCASC
0.9
1.0
1.5
ns
表 90. EPF10K10A の外部リファレンス・タイミング・パラメータ
シンボル
– 1 スピード・グレード
最小
tDRR
最大
– 2 スピード・グレード
最小
10.0
tINSU (2)、(3)
tINH (3)
1.6
tOUTCO (3)
2.0
2.1
0.0
– 2 スピード・グレード
最小
最大
最小
2.0
2.0
最大
最小
2.4
3.3
4.5
tINHBIDIR
0.0
0.0
0.0
tOUTCOBIDIR
2.0
2.0
ns
9.2
– 4 スピード・グレード
tINSUBIDIR
5.8
ns
ns
ns
注 (1)
– 3 スピード・グレード
最小
16.0
0.0
6.9
単位
最大
2.8
0.0
5.8
– 3 スピード・グレード
12.0
表 91. EPF10K10A の外部双方向タイミング・パラメータ
シンボル
最大
注 (1)
6.9
2.0
単位
最大
ns
ns
9.2
ns
tXZBIDIR
6.3
7.5
9.9
ns
tZXBIDIR
6.3
7.5
9.9
ns
注:
(1) すべてのタイミング・パラメータは表 32 から 38 で解説されています。
(2) 信号をレジスタする場合、LE を使用することでセットアップ・タイムが短くなることがあります。
(3) このパラメータはデバイスの特性評価によって得られた値で、記載されている値が保証されています。
102
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 92 から 98 は EPF10K30A の内部および外部タイミング・パラメータを示したも
のです。
表 92. EPF10K30A の LE タイミング・マイクロパラメータ
シンボル
– 1 スピード・グレード
最小
最大
注 (1)
– 2 スピード・グレード
最小
最大
– 3 スピード・グレード
最小
単位
最大
tLUT
0.8
1.1
1.5
ns
tCLUT
0.6
0.7
1.0
ns
tRLUT
1.2
1.5
2.0
ns
tPACKED
0.6
0.6
1.0
ns
tEN
1.3
1.5
2.0
ns
tCICO
0.2
0.3
0.4
ns
tCGEN
0.8
1.0
1.3
ns
tCGENR
0.6
0.8
1.0
ns
tCASC
0.9
1.1
1.4
ns
tC
1.1
1.3
1.7
ns
tCO
0.4
0.6
0.7
ns
tCOMB
0.6
0.7
0.9
tSU
0.9
tH
1.1
0.9
1.4
1.3
ns
ns
1.7
ns
tPRE
0.5
0.6
0.8
tCLR
0.5
0.6
0.8
ns
ns
tCH
3.0
3.5
4.0
ns
tCL
3.0
3.5
4.0
ns
Altera Corporation
103
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 93. EPF10K30A の IOE タイミング・マイクロパラメータ
シンボル
– 1 スピード・グレード
最小
最大
注 (1)
– 2 スピード・グレード
最小
最大
– 3 スピード・グレード
最小
単位
最大
tIOD
2.2
2.6
3.4
ns
tIOC
0.3
0.3
0.5
ns
tIOCO
0.2
0.2
0.3
ns
tIOCOMB
0.5
0.6
0.8
ns
tIOSU
1.4
1.7
2.2
tIOH
0.9
1.1
1.4
ns
ns
tIOCLR
0.7
0.8
1.0
ns
tOD1
1.9
2.2
2.9
ns
tOD2
4.8
5.6
7.3
ns
tOD3
7.0
8.2
10.8
ns
tXZ
2.2
2.6
3.4
ns
tZX1
2.2
2.6
3.4
ns
tZX2
5.1
6.0
7.8
ns
tZX3
7.3
8.6
11.3
ns
tINREG
4.4
5.2
6.8
ns
tIOFD
3.8
4.5
5.9
ns
tINCOMB
3.8
4.5
5.9
ns
104
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 94. EPF10K30A の EAB 内部マイクロパラメータ
シンボル
– 1 スピード・グレード
最小
最大
注 (1)
– 2 スピード・グレード
最小
最大
– 3 スピード・グレード
最小
単位
最大
tEABDATA1
5.5
6.5
8.5
ns
tEABDATA2
1.1
1.3
1.8
ns
tEABWE1
2.4
2.8
3.7
ns
tEABWE2
2.1
2.5
3.2
ns
tEABCLK
0.0
0.0
0.2
ns
tEABCO
1.7
2.0
2.6
ns
tEABBYPASS
0.0
0.0
0.3
tEABSU
1.2
tEABH
0.1
tAA
1.4
1.9
0.1
4.2
0.3
5.0
ns
ns
ns
6.5
ns
tWP
3.8
4.5
5.9
ns
tWDSU
0.1
0.1
0.2
ns
tWDH
0.1
0.1
0.2
ns
tWASU
0.1
0.1
0.2
ns
tWAH
0.1
0.1
0.2
ns
tWO
3.7
4.4
6.4
ns
tDD
3.7
4.4
6.4
ns
tEABOUT
0.0
0.1
0.6
ns
tEABCH
3.0
3.5
4.0
ns
tEABCL
3.8
4.5
5.9
ns
Altera Corporation
105
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 95. EPF10K30A の EAB 内部タイミング・マクロパラメータ
シンボル
– 1 スピード・グレード
最小
tEABAA
最大
注 (1)
– 2 スピード・グレード
最小
9.7
最大
– 3 スピード・グレード
最小
11.6
単位
最大
16.2
ns
tEABRCCOMB
9.7
11.6
16.2
ns
tEABRCREG
5.9
7.1
9.7
ns
tEABWP
3.8
4.5
5.9
ns
tEABWCCOMB
4.0
4.7
6.3
ns
tEABWCREG
9.8
11.6
16.6
tEABDD
9.2
tEABDATACO
11.0
1.7
2.1
ns
16.1
ns
3.4
ns
tEABDATASU
2.3
2.7
3.5
ns
tEABDATAH
0.0
0.0
0.0
ns
tEABWESU
3.3
3.9
4.9
ns
tEABWEH
0.0
0.0
0.0
ns
tEABWDSU
3.2
3.8
5.0
ns
tEABWDH
0.0
0.0
0.0
ns
tEABWASU
3.7
4.4
5.1
ns
tEABWAH
0.0
0.0
0.0
tEABWO
106
6.1
7.3
ns
11.3
ns
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 96. EPF10K30A のインタコネクト・タイミング・マイクロパラメータ
シンボル
– 1 スピード・グレード
最小
最大
– 2 スピード・グレード
最小
最大
注 (1)
– 3 スピード・グレード
最小
単位
最大
tDIN2IOE
3.9
4.4
5.1
ns
tDIN2LE
1.2
1.5
1.9
ns
tDIN2DATA
3.2
3.6
4.5
ns
tDCLK2IOE
3.0
3.5
4.6
ns
tDCLK2LE
1.2
1.5
1.9
ns
tSAMELAB
0.1
0.1
0.2
ns
tSAMEROW
2.3
2.4
2.7
ns
tSAMECOLUMN
1.3
1.4
1.9
ns
tDIFFROW
3.6
3.8
4.6
ns
tTWOROWS
5.9
6.2
7.3
ns
tLEPERIPH
3.5
3.8
4.1
ns
tLABCARRY
0.3
0.4
0.5
ns
tLABCASC
0.9
1.1
1.4
ns
表 97. EPF10K30A の外部リファレンス・タイミング・パラメータ
シンボル
– 1 スピード・グレード
最小
tDRR
最大
– 2 スピード・グレード
最小
11.0
tINSU (2)、(3)
tINH (3)
2.5
tOUTCO (3)
2.0
3.1
0.0
– 1 スピード・グレード
最小
最大
最小
2.0
2.0
最大
最小
4.2
4.9
6.8
tINHBIDIR
0.0
0.0
0.0
tOUTCOBIDIR
2.0
2.0
ns
8.3
– 3 スピード・グレード
tINSUBIDIR
5.4
ns
ns
ns
注 (1)
– 2 スピード・グレード
最小
17.0
0.0
6.2
単位
最大
3.9
0.0
5.4
– 3 スピード・グレード
13.0
表 98. EPF10K30A の外部双方向タイミング・パラメータ
シンボル
最大
注 (1)
6.2
2.0
単位
最大
ns
ns
8.3
ns
tXZBIDIR
6.2
7.5
9.8
ns
tZXBIDIR
6.2
7.5
9.8
ns
注:
(1) すべてのタイミング・パラメータは表 32 から 38 で解説されています。
(2) 信号をレジスタする場合、LE を使用することでセットアップ・タイムが短くなることがあります。
(3) このパラメータはデバイスの特性評価によって得られた値で、記載されている値が保証されています。
Altera Corporation
107
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 99 から 105 は EPF10K100A の内部および外部タイミング・パラメータを示した
ものです。
表 99. EPF10K100A の LE タイミング・マイクロパラメータ
シンボル
– 1 スピード・グレード
最小
最大
注 (1)
– 2 スピード・グレード
最小
最大
– 3 スピード・グレード
最小
単位
最大
tLUT
1.0
1.2
1.4
ns
tCLUT
0.8
0.9
1.1
ns
tRLUT
1.4
1.6
1.9
ns
tPACKED
0.4
0.5
0.5
ns
tEN
0.6
0.7
0.8
ns
tCICO
0.2
0.2
0.3
ns
tCGEN
0.4
0.4
0.6
ns
tCGENR
0.6
0.7
0.8
ns
tCASC
0.7
0.9
1.0
ns
tC
0.9
1.0
1.2
ns
tCO
0.2
0.3
0.3
ns
tCOMB
0.6
0.7
0.8
tSU
0.8
tH
0.3
1.0
1.2
0.5
ns
ns
0.5
ns
tPRE
0.3
0.3
0.4
tCLR
0.3
0.3
0.4
ns
ns
tCH
2.5
3.5
4.0
ns
tCL
2.5
3.5
4.0
ns
108
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 100. EPF10K100A の IOE タイミング・マイクロパラメータ
シンボル
– 1 スピード・グレード
最小
最大
注 (1)
– 2 スピード・グレード
最小
最大
– 3 スピード・グレード
最小
単位
最大
tIOD
2.5
2.9
3.4
ns
tIOC
0.3
0.3
0.4
ns
tIOCO
0.2
0.2
0.3
ns
tIOCOMB
0.5
0.6
0.7
tIOSU
1.3
tIOH
0.2
1.7
1.8
0.2
ns
ns
0.3
ns
tIOCLR
1.0
1.2
1.4
ns
tOD1
2.2
2.6
3.0
ns
tOD2
4.5
5.3
6.1
ns
tOD3
6.8
7.9
9.3
ns
tXZ
2.7
3.1
3.7
ns
tZX1
2.7
3.1
3.7
ns
tZX2
5.0
5.8
6.8
ns
tZX3
7.3
8.4
10.0
ns
tINREG
5.3
6.1
7.2
ns
tIOFD
4.7
5.5
6.4
ns
tINCOMB
4.7
5.5
6.4
ns
Altera Corporation
109
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 101. EPF10K100A の EAB 内部マイクロパラメータ
シンボル
– 1 スピード・グレード
最小
最大
注 (1)
– 2 スピード・グレード
最小
最大
– 3 スピード・グレード
最小
単位
最大
tEABDATA1
1.8
2.1
2.4
ns
tEABDATA2
3.2
3.7
4.4
ns
tEABWE1
0.8
0.9
1.1
ns
tEABWE2
2.3
2.7
3.1
ns
tEABCLK
0.8
0.9
1.1
ns
tEABCO
1.0
1.1
1.4
ns
tEABBYPASS
0.3
0.3
0.4
tEABSU
1.3
tEABH
0.4
tAA
1.5
1.8
0.5
4.1
0.5
4.8
ns
ns
ns
5.6
ns
tWP
3.2
3.7
4.4
ns
tWDSU
2.4
2.8
3.3
ns
tWDH
0.2
0.2
0.3
ns
tWASU
0.2
0.2
0.3
ns
tWAH
0.0
0.0
0.0
ns
tWO
3.4
3.9
4.6
ns
tDD
3.4
3.9
4.6
ns
tEABOUT
0.3
0.3
0.4
ns
tEABCH
2.5
3.5
4.0
ns
tEABCL
3.2
3.7
4.4
ns
110
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 102. EPF10K100A の EAB 内部タイミング・マクロパラメータ
シンボル
– 1 スピード・グレード
最小
tEABAA
最大
– 2 スピード・グレード
最小
6.8
最大
注 (1)
– 3 スピード・グレード
最小
7.8
単位
最大
9.2
ns
tEABRCCOMB
6.8
7.8
9.2
ns
tEABRCREG
5.4
6.2
7.4
ns
tEABWP
3.2
3.7
4.4
ns
tEABWCCOMB
3.4
3.9
4.7
ns
tEABWCREG
9.4
10.8
12.8
tEABDD
6.1
tEABDATACO
6.9
2.1
ns
8.2
2.3
2.9
ns
ns
tEABDATASU
3.7
4.3
5.1
ns
tEABDATAH
0.0
0.0
0.0
ns
tEABWESU
2.8
3.3
3.8
ns
tEABWEH
0.0
0.0
0.0
ns
tEABWDSU
3.4
4.0
4.6
ns
tEABWDH
0.0
0.0
0.0
ns
tEABWASU
1.9
2.3
2.6
ns
tEABWAH
0.0
0.0
0.0
tEABWO
Altera Corporation
5.1
5.7
ns
6.9
ns
111
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 103. EPF10K100A のインタコネクト・タイミング・マイクロパラメータ
シンボル
– 1 スピード・グレード
最小
最大
– 2 スピード・グレード
最小
最大
注 (1)
– 3 スピード・グレード
最小
単位
最大
tDIN2IOE
4.8
5.4
6.0
ns
tDIN2LE
2.0
2.4
2.7
ns
tDIN2DATA
2.4
2.7
2.9
ns
tDCLK2IOE
2.6
3.0
3.5
ns
tDCLK2LE
2.0
2.4
2.7
ns
tSAMELAB
0.1
0.1
0.1
ns
tSAMEROW
1.5
1.7
1.9
ns
tSAMECOLUMN
5.5
6.5
7.4
ns
tDIFFROW
7.0
8.2
9.3
ns
tTWOROWS
8.5
9.9
11.2
ns
tLEPERIPH
3.9
4.2
4.5
ns
tLABCARRY
0.2
0.2
0.3
ns
tLABCASC
0.4
0.5
0.6
ns
表 104. EPF10K100A の外部タイミング・パラメータ
シンボル
– 1 スピード・グレード
最小
tDRR
最大
– 2 スピード・グレード
最小
12.5
tINSU (2)、(3)
tINH (3)
3.7
tOUTCO (3)
2.0
注 (1)
最大
2.0
表 105. EPF10K100A の外部双方向タイミング・パラメータ
シンボル
– 1 スピード・グレード
最小
最大
2.0
最大
最小
4.9
5.8
6.8
tINHBIDIR
0.0
0.0
0.0
tOUTCOBIDIR
2.0
2.0
ns
7.2
– 3 スピード・グレード
tINSUBIDIR
5.3
ns
ns
ns
注 (1)
– 2 スピード・グレード
最小
17.0
0.0
6.1
単位
最大
5.1
0.0
5.3
最小
14.5
4.5
0.0
– 3 スピード・グレード
6.1
2.0
単位
最大
ns
ns
7.2
ns
tXZBIDIR
7.4
8.6
10.1
ns
tZXBIDIR
7.4
8.6
10.1
ns
注:
(1) すべてのタイミング・パラメータは表 32 から 38 で解説されています。
(2) 信号をレジスタする場合、LE を使用することでセットアップ・タイムが短くなることがあります。
(3) このパラメータはデバイスの特性評価によって得られた値で、記載されている値が保証されています。
112
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 106 から 112 は EPF10K250A の内部および外部タイミング・パラメータを示し
たものです。
表 106. EPF10K250A の LE タイミング・マイクロパラメータ
シンボル
– 1 スピード・グレード
最小
最大
注 (1)
– 2 スピード・グレード
最小
最大
– 3 スピード・グレード
最小
単位
最大
tLUT
0.9
1.0
1.4
ns
tCLUT
1.2
1.3
1.6
ns
tRLUT
2.0
2.3
2.7
ns
tPACKED
0.4
0.4
0.5
ns
tEN
1.4
1.6
1.9
ns
tCICO
0.2
0.3
0.3
ns
tCGEN
0.4
0.6
0.6
ns
tCGENR
0.8
1.0
1.1
ns
tCASC
0.7
0.8
1.0
ns
tC
1.2
1.3
1.6
ns
tCO
0.6
0.7
0.9
ns
tCOMB
0.5
0.6
0.7
tSU
1.2
tH
1.2
1.4
1.7
1.3
ns
ns
1.6
ns
tPRE
0.7
0.8
0.9
tCLR
0.7
0.8
0.9
ns
ns
tCH
2.5
3.0
3.5
ns
tCL
2.5
3.0
3.5
ns
Altera Corporation
113
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 107. EPF10K250A の IOE タイミング・マイクロパラメータ
シンボル
– 1 スピード・グレード
最小
最大
注 (1)
– 2 スピード・グレード
最小
最大
– 3 スピード・グレード
最小
単位
最大
tIOD
1.2
1.3
1.6
ns
tIOC
0.4
0.4
0.5
ns
tIOCO
0.8
0.9
1.1
ns
tIOCOMB
0.7
0.7
0.8
ns
tIOSU
2.7
3.1
3.6
tIOH
0.2
0.3
0.3
ns
ns
tIOCLR
1.2
1.3
1.6
ns
tOD1
3.2
3.6
4.2
ns
tOD2
5.9
6.7
7.8
ns
tOD3
8.7
9.8
11.5
ns
tXZ
3.8
4.3
5.0
ns
tZX1
3.8
4.3
5.0
ns
tZX2
6.5
7.4
8.6
ns
tZX3
9.3
10.5
12.3
ns
tINREG
8.2
9.3
10.9
ns
tIOFD
9.0
10.2
12.0
ns
tINCOMB
9.0
10.2
12.0
ns
114
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 108. EPF10K250A の EAB 内部マイクロパラメータ
シンボル
– 1 スピード・グレード
最小
最大
注 (1)
– 2 スピード・グレード
最小
最大
– 3 スピード・グレード
最小
単位
最大
tEABDATA1
1.3
1.5
1.7
ns
tEABDATA2
1.3
1.5
1.7
ns
tEABWE1
0.9
1.1
1.3
ns
tEABWE2
5.0
5.7
6.7
ns
tEABCLK
0.6
0.7
0.8
ns
tEABCO
0.0
0.0
0.0
ns
tEABBYPASS
0.1
0.1
0.2
tEABSU
3.8
tEABH
0.7
tAA
4.3
5.0
0.8
4.5
0.9
5.0
ns
ns
ns
5.9
ns
tWP
5.6
6.4
7.5
ns
tWDSU
1.3
1.4
1.7
ns
tWDH
0.1
0.1
0.2
ns
tWASU
0.1
0.1
0.2
ns
tWAH
0.1
0.1
0.2
ns
tWO
4.1
4.6
5.5
ns
tDD
4.1
4.6
5.5
ns
tEABOUT
0.1
0.1
0.2
ns
tEABCH
2.5
3.0
3.5
ns
tEABCL
5.6
6.4
7.5
ns
Altera Corporation
115
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 109. EPF10K250A の EAB 内部タイミング・マクロパラメータ
シンボル
– 1 スピード・グレード
最小
tEABAA
最大
– 2 スピード・グレード
最小
6.1
最大
注 (1)
– 3 スピード・グレード
最小
6.8
単位
最大
8.2
ns
tEABRCCOMB
6.1
6.8
8.2
ns
tEABRCREG
4.6
5.1
6.1
ns
tEABWP
5.6
6.4
7.5
ns
tEABWCCOMB
5.8
6.6
7.9
ns
15.8
17.8
21.0
tEABWCREG
tEABDD
5.7
tEABDATACO
6.4
0.7
0.8
ns
7.8
ns
1.0
ns
tEABDATASU
4.5
5.1
5.9
ns
tEABDATAH
0.0
0.0
0.0
ns
tEABWESU
8.2
9.3
10.9
ns
tEABWEH
0.0
0.0
0.0
ns
tEABWDSU
1.7
1.8
2.1
ns
tEABWDH
0.0
0.0
0.0
ns
tEABWASU
0.9
0.9
1.0
ns
tEABWAH
0.0
0.0
0.0
tEABWO
116
5.3
6.0
ns
7.4
ns
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 110. EPF10K250A のインタコネクト・タイミング・マイクロパラメータ
シンボル
– 1 スピード・グレード
最小
最大
– 2 スピード・グレード
最小
最大
注 (1)
– 3 スピード・グレード
最小
単位
最大
tDIN2IOE
7.8
8.5
9.4
ns
tDIN2LE
2.7
3.1
3.5
ns
tDIN2DATA
1.6
1.6
1.7
ns
tDCLK2IOE
3.6
4.0
4.6
ns
tDCLK2LE
2.7
3.1
3.5
ns
tSAMELAB
0.2
0.3
0.3
ns
tSAMEROW
6.7
7.3
8.2
ns
tSAMECOLUMN
2.5
2.7
3.0
ns
tDIFFROW
9.2
10.0
11.2
ns
tTWOROWS
15.9
17.3
19.4
ns
tLEPERIPH
7.5
8.1
8.9
ns
tLABCARRY
0.3
0.4
0.5
ns
tLABCASC
0.4
0.4
0.5
ns
表 111. EPF10K250A の外部リファレンス・タイミング・パラメータ
シンボル
– 1 スピード・グレード
最小
tDRR
最大
– 2 スピード・グレード
最小
15.0
tINSU (2)、(3)
tINH (3)
0.0
tOUTCO (3)
2.0
6.9
8.0
– 1 スピード・グレード
最小
最大
最小
2.0
2.0
ns
ns
ns
10.4
ns
注 (1)
– 2 スピード・グレード
最小
20.0
0.0
8.9
単位
最大
9.4
0.0
8.0
– 3 スピード・グレード
17.0
表 112. EPF10K250A の外部双方向タイミング・パラメータ
シンボル
最大
注 (1)
最大
– 3 スピード・グレード
最小
単位
最大
tINSUBIDIR
9.3
10.6
12.7
ns
tINHBIDIR
0.0
0.0
0.0
ns
tOUTCOBIDIR
2.0
10.4
ns
tXZBIDIR
10.8
8.0
2.0
12.2
8.9
2.0
14.2
ns
tZXBIDIR
10.8
12.2
14.2
ns
注:
(1) すべてのタイミング・パラメータは表 32 から 38 で解説されています。
(2) 信号をレジスタする場合、LE を使用することでセットアップ・タイムが短くなることがあります。
(3) このパラメータはデバイスの特性評価によって得られた値で、記載されている値が保証されています。
Altera Corporation
117
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
ClockLock と
ClockBoost
のタイミング・
パラメータ
ClockLock および ClockBoost の回路を適切に動作させるためには、入力されるク
ロックが一定の要求を満たしている必要があります。入力クロックが要求される
規格に適合していない場合には、これらの回路が入力クロックにロックせず、デ
バイス内で不適切なクロックが生成される可能性があります。ClockLock と
ClockBoost の回路によって生成されるクロックも一定の規格を満足しなければな
りません。入力クロックがコンフィギュレーション時に要求される規格に適合し
ていれば、ClockLock と ClockBoost の回路はコンフィギュレーション時に入力ク
ロックとロックします。そして、コンフィギュレーション完了後すぐに、これら
の回路が使用可能となります。図 31 は入力クロックと生成クロックの規格に適用
されているタイミング・パラメータを示したものです。
図 31. 入力クロックと生成クロックに適用されるタイミング・パラメータ
tI パラメータは通常の入力クロック周期、tO パラメータは通常の出力クロック周期として
参照されます。
tCLK1
tR
tF
tINDUTY
tI ± fCLKDEV
tI
tI ± tINCLKSTB
tO
tO + tJITTER
tOUTDUTY
ClockLock
tO – tJITTER
表 113 は、ClockLock と ClockBoost 回路のタイミング・パラメータをまとめたも
のです。
表 113. ClockLock と ClockBoost のタイミング・パラメータ
シンボル
（１ / ２）
最大
単位
tR
入力クロック立ち上がり時間
パラメータ
最小
標準
2
ns
tF
入力クロック立ち下がり時間
2
ns
t INDUTY
入力クロックのデューティ・サイクル
45
55
％
f CLK1
入力クロック周波数（ClockBoost の逓倍比が 1 のとき）
30
80
MHz
t CLK1
入力クロック周期（ClockBoost の逓倍比が 1 のとき）
12.5
33.3
ns
fCLK2
入力クロック周波数（ClockBoost の逓倍比が 2 のとき）
16
50
MHz
tCLK2
入力クロック周期（ClockBoost の逓倍比が 2 のとき）
20
62.5
ns
f CLKDEV1
MAX+PLUS II で規定された入力クロック周波数からの許容誤差
（ClockBoost の逓倍比が 1 のとき）(1)
±1
MHz
f CLKDEV2
MAX+PLUS II で規定された入力クロック周波数からの許容誤差
（ClockBoost の逓倍比が 2 のとき）(1)
± 0.5
MHz
100
ps
t INCLKSTB
118
入力クロックの安定度（隣接したクロック間で測定）
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
表 113. ClockLock と ClockBoost のタイミング・パラメータ
シンボル
（２ / ２）
パラメータ
最小
t LOCK
ClockLock または ClockBoost がロックするまでの必要時間 (2)
t JITTER
ClockLock または ClockBoost の生成クロック・ジッタ (3)
tOUTDUTY
ClockLock または ClockBoost による生成クロックのデューティ・サイクル
40
標準
50
最大
10
単位
µs
1
ns
60
％
注:
(1) MAX ＋ PLUS II のソフトウェアを使用して ClockLock と ClockBoost の回路を実現する場合は、入力周波数を指定する必
要があります。MAX ＋ PLUS II のソフトウェアは ClockLock と ClockBoost の PLL 回路をこの周波数にチューニングし
ます。f CLKDEV のパラメータは、デバイスの動作中における入力クロック周波数の規定された値からの変動範囲を規定し
(2)
(3)
ています。シミュレーションにおいて、このパラメータが反映されることはありません。
デバイスのコンフィギュレーションの期間において、ClockLock と ClockBoost の回路はデバイス内の他の部分よりも先
にコンフィギュレーションされます。コンフィギュレーションの期間に入力クロックが供給された場合は、tLOCK の値が
デバイス全体のコンフィギュレーションに要する時間よりも短いため、コンフィギュレーションの期間中に ClockLock と
ClockBoost の回路が入力クロックにロックします。
tJITTER の規格は長時間にわたる観測に基づいて測定されます。
消費電力
FLEX 10K デバイスの消費電力（P）は、次式によって計算できます。
P = PINT ＋ PIO = （I CCSTANDBY ＋ ICCACTIVE） × VCC ＋ PIO
標準的な I CCSTANDBY の値は、このデータシートの 45 ページ、48 ページ、51 ペー
ジにある「FLEX 10K デバイスの DC 特性」の表の中で I CC0 として表示されてい
ます。
ICCACTIVE の値はスイッチング周波数とアプリケーションのロジックに依存しま
す。この値は、各 LE が標準的に消費する電流を基準にして計算することができま
す。PIO の値はデバイス出力に接続される負荷の特性とスイッチング周波数に依存
しますが、アプリケーション・ノート、AN 74「Evaluating Power for Altera Devices」
に記載されているガイドラインを使用して算出することができます。
1
エンベデッド・アレイが消費する電力は、デバイスの他の部分に比較し
て無視できるほど非常に小さな値となります。したがって、デバイス全
体の消費電力を計算する場合は、エンベデッド・アレイを無視すること
が可能です。
ICCACTIVE は次の式で計算されます。
µA
MHz × LE
ICCACTIVE = K × fMAX × N × togLC × -----------------------------
この式に使用されている各パラメータは次のとおりです。
Altera Corporation
119
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
fMAX
N
togLC
K
最大動作周波数（MHz）
デバイス内で使用されるロジック・セルの数
各クロックでトグルするロジック・セル（LE）の平均的な比率
（通常は 12.5％）
= 表 114 と 115 に示されている定数
=
=
=
表 114. FLEX 10K の定数 K の値
デバイス名
K の値
EPF10K10
82
EPF10K20
89
EPF10K30
88
EPF10K40
92
EPF10K50
95
EPF10K70
85
EPF10K100
88
表 115. FLEX 10KA の定数 K の値
デバイス名
K の値
EPF10K10A
17
EPF10K30A
17
EPF10K50V
19
EPF10K100A
19
EPF10K130V
22
EPF10K250A
23
この計算では、無負荷時の標準的な条件での ICC が推定されます。この計算はデ
バイスの実際の配線パターンや周囲の動作条件に影響されるため、実際の ICC の
値はデバイスの動作中に確認する必要があります。
実際のデザインの状態をさらに正確に反映させるため、連続した配線構造となっ
ている FLEX 10K デバイスの消費電力のモデル（および前記の計算式に使用され
る定数、K の値）は、すべてのロジック・セルが FastTrack インタコネクトをドラ
イブしていることを想定したものとなっています。これに対して、セグメント化
された配線構造の FPGA の消費電力モデルは、1 個所のみの短いインタコネクト・
セグメントをドライブしていることを想定したものとなっています。セグメント
化された配線構造となっている FPGA では、こうした方法で推定された消費電力
が実際に測定された値に比較して不正確なものになってしまいます。
図 32 は FLEX 10K デバイスの動作周波数に対する標準的な供給電流の特性を示し
たものです。
120
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
図 32. ICCACTIVE 対 動作周波数特性 （1/3）
EPF10K10
ICC
EPF10K20
500
1,000
450
900
400
800
350
700
300
mA
600
ICC
250
mA
500
200
400
150
300
100
200
50
100
0
15
45
30
0
60
15
30
45
60
45
60
45
60
MHz
MHz
EPF10K40
EPF10K30
1,600
2,500
1,400
2,000
1,200
1,000
ICC
mA
ICC
1,500
mA
800
600
1,000
400
200
500
0
15
45
30
0
60
15
MHz
30
MHz
EPF10K70
EPF10K50
3,000
3,500
3,000
2,500
2,500
2,000
ICC
mA
2,000
ICC
mA
1,500
1,500
1,000
1,000
500
500
0
15
30
MHz
Altera Corporation
45
60
0
15
30
MHz
121
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
図 32. ICCACTIVE 対 動作周波数特性 （2/3）
EPF10K50V
EPF10K100
700
4,500
600
4,000
3,500
500
3,000
ICC
mA
ICC
400
mA
2,500
2,000
300
1,500
200
1,000
100
500
0
0
45
30
15
20
40
60
60
EPF10K130V
80
100
MHz
MHz
EPF10K10A
150
2,000
1,500
100
ICC
mA
ICC
1,000
mA
50
500
0
20
40
60
80
100
0
MHz
75
50
25
100
MHz
EPF10K30A
EPF10K100A
1,200
400
900
300
ICC
mA
ICC
mA
200
300
100
0
0
25
75
50
MHz
122
600
100
20
40
60
80
100
MHz
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
図 32. ICCACTIVE 対 動作周波数特性 （3/3）
EPF10K250A
3,500
3,000
2,500
ICC
2,000
mA
1,500
1,000
500
0
20
40
60
80
100
MHz
コンフィギュ
レーションと
動作モード
f
FLEX 10K のアーキテクチャは、デザインをボード上のデバイスへロードするコ
ンフィギュレーション動作を複数のモードでサポートしています。このセクショ
ンではデバイスの動作モードとサポートされているデバイスのコンフィギュレー
ション・モードについて簡単に説明します。
デバイス・コンフィギュレーションのオプション、コンフィギュレーション用の
デバイス・ピン、およびコンフィギュレーション回路の例、タイミング図、コン
フィギュレーション・パラメータなどの FLEX 10K デバイスのコンフィギュレー
ションに関する詳細については、アプリケーション・ノート、AN 116「Configuring
APEX 20K, FLEX 10K & FLEX 6000 Devices」を参照してください。
動作モード
FLEX 10K のアーキテクチャは SRAM コンフィギュレーション・エレメントを使
用しており、デバイスに電源が投入され、動作を開始するときにコンフィギュレー
ション・データを SRAM のセルにロードする必要があります。SRAM のプログラ
ミング・データをデバイスにロードするプロセスは、
「コンフィギュレーション」
と呼ばれます。コンフィギュレーションの実行前、VCC が起動するとデバイスは
パワー・オン・リセット（POR）を開始します。デバイスはこの POR の動作に
よってクリアされ、コンフィギュレーションの準備が行われます。FLEX 10K の
POR 時間は 50µs 以下です。
FLEX 10K デバイスはコンフィギュレーションの完了直後にイニシャライズの動
作に入って、レジスタをリセットし、I/O ピンをイネーブルにしてロジック・デ
バイスとしての動作を開始します。I/O ピンは、電源投入時、およびコンフィギュ
レーションの実行前と実行中にトライ・ステートとなります。このコンフィギュ
レーションとイニシャライズのプロセスは「コマンド・モード」と呼ばれ、通常
のデバイス動作は「ユーザ・モード」と呼ばれます。
Altera Corporation
123
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
FLEX 10K デバイスは、SRAM のコンフィギュレーション・エレメントを使用し
ているため、デバイスに新しいコンフィギュレーション・データを再ロードする
ことによってインサーキットでのリコンフィギュレーションを行うことができま
す。指定されたピンを使用してデバイスを強制的にコマンド・モードにし、別の
コンフィギュレーション・データをロードした後でデバイスを再度イニシャライ
ズしてユーザ・モードに復帰させることによって、リアル・タイムのリコンフィ
ギュレーションを行うことができます。
リコンフィギュレーションのプロセスは、
10 MHzのDCLK周波数でEPF10K250A
を使用すると 320 ms 以内で完了するため、システム全体をダイナミックにリコン
フィギュレーションすることができます。これにより、新しいコンフィギュレー
ション・ファイルを配布することでフィールドでのアップグレードを行うことも
できます。
1
コンフィギュレーション・デバイスの方法を使用する場合に POR 遅延を
確認するには、コンフィギュレーション・デバイスのデータシートを参
照してください。
プログラミング・ファイル
FLEX 10KA と FLEX 10KE の各デバイスは FLEX 10K デバイスとファンクション
およびピン配置上の互換性がありますが、プログラミングまたはコンフィギュ
レーション・ファイルの互換性はありません。FLEX 10K デバイスのデザインを
対応する FLEX 10KA または FLEX 10KE デバイスに移行させる場合は、デザイン
の再コンパイルが必要です。この再コンパイルにより、新しいプログラミングま
たはコンフィギュレーション・ファイルを作成し、より高速となっている FLEX
10KA または FLEX 10KE デバイスにおけるデザインのタイミングを再確認する必
要があります。デザインを EPF10K50 からEPF10K50Vに移行させる場合、
EPF10K50
用のプログラミングまたはコンフィギュレーション・ファイルで EPF10K50V をプ
ログラムまたはコンフィギュレーションすることはできます。ただし、デザイン
を EPF10K50 から EPF10K50V に移行させる場合は、デザインを EPF10K50V に対
して再コンパイルすることをお勧めします。
コンフィギュレーション・モード
FLEX 10K デバイスのコンフィギュレーション・データは表 116 に示されている 5
種類のコンフィギュレーション・モードのいずれかでデバイスへロードすること
ができ、ターゲットとなるアプリケーションに応じて最も適切なモードを選択す
ることができます。FLEX 10K デバイスのコンフィギュレーションのコントロー
ルには、EPC1、EPC2、EPC16、または EPC1441 コンフィギュレーション・デバ
イス、インテリジェント・コントローラ、または JTAG ポートを使用することが
でき、システム電源の投入時にデバイスが自動的にコンフィギュレーションされ
るようにすることができます。
124
Altera Corporation
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
また、各デバイスのコンフィギュレーション・イネーブル（nCE）とコンフィギュ
レーション・イネーブル出力（nCEO）のピンを接続することにより、サポート
されている 5 種類のモードのいずれかで複数の FLEX 10Kデバイスをコンフィギュ
レーションすることができます。
表 116. コンフィギュレーションのデータ・ソース
コンフィギュレーション・モード
データ・ソース
コンフィギュレーション・デバイス
EPC1、EPC2、EPC16 または EPC1441 コンフィギュレーション・デバイス
パッシブ・シリアル（PS）
BitBlaster、MasterBlaster、または ByteBlasterMV ダウンロード・ケーブル、
またはシリアル・データ・ソース
パッシブ・パラレル非同期（PPA）
パラレル・データ・ソース
パッシブ・パラレル同期（PPS）
パラレル・データ・ソース
JTAG
BitBlaster、MasterBlaster、または ByteBlasterMV ダウンロード・ケーブル、
または Jam STAPL File か Jam Byte-Code File を使用したマイクロプロセッサ
デバイス・
ピン配置
変更履歴
ピン配置については、アルテラの Web サイト（http://www.altera.com）または
ディジタル・ライブラリをご覧ください。
「FLEX 10K エンベデッド・プログラマブル・ロジック・デバイス・ファミリ」デー
タシート、バージョン 4.1 に記載されている情報は、これ以前のバージョンで発行
された情報にとって代わるものです。
バージョン 4.1 での変更
■
■
■
■
■
■
■
■
Altera Corporation
「概要」のセクションを更新
「I/O エレメント」のセクションを更新
「SameFrame ピン配置」のセクションを更新
図 16 を更新
表 13 と 116 を更新
表 19 に注（9）を追加
表 24 に注（10）を追加
表 28 に注（10）を追加
125
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
Altera、BitBlaster、ByteBlaster、ByteBlasterMV、ClockLock、ClockBoost、EPF10K10、EPF10K10A、EPF10K20、EPF10K30、EPF10K30A、EPF10K40、
EPF10K50、EPF10K50V、EPF10K70、EPF10K100、EPF10K100A、EPF10K130V、EPF10K250A、FastTrack、FineLine BGA、FLEX、FLEX 10K、
FLEX 10KA、FLEX 10KE、MAX、MAX+PLUS、MAX+PLUS II、MultiVolt、Quartus、Quartus II は、Altera Corporation の米国および該当各
国における商標またはサービス・マークです。
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AItera Corporation
101 Innovation Drive,
San Jose, CA 95134
TEL : (408) 544-7000
http://www.altera.com
web
http://www.altera.com

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