研究業績
髙島康裕
1 著書
該当無
2 査読付学術雑誌論文
2-1. Yasuhiro Takashima, Atsushi Takahashi, and Yoji Kajitani, “Routability of FPGAs with Extremal SwitchBlock Structures”, IEICE Trans. on Fundamentals, Vol.E81-A, No.5, pp.850–856, 1998.
2-2. Yasuhiro Takashima, Atsushi Takahashi, and Yoji Kajitani, “Assignment of Intervals to Parallel Tracks with
Minimun Total Cross-Talk”, IEICE Trans. on Fundamentals, Vol.E81-A, No.9, pp.1909–1915, 1998.
2-3. Yukiko Kubo, Yasuhiro Takashima, Sigetoshi Nakatake, and Yoji Kajitani, “Self-reforming Steiner Trees
by Flip and Applications to VLSI Interconnection”, in Japanese, Trans. of IPSJ, Vol.41, No.5, pp.881–888,
2000.
2-4. Ning Fu, Shigetoshi Nakatake,Yasuhiro Takashima, and Yoji Kajitani, “Abstraction and Optimization of
Consistent Floorplanning with Pillar Block Constraints”, IEICE Trans. on Fundamentals, Vol.E87-A,
No.12, pp.3224–3232, 2004.
2-5. Takashi Nojima, Xiaoke Zhu, Yasuhiro Takashima, Shigetoshi Nakatake, and Yoji Kajitani, “A DeviceLevel Placement with Schema Based Clusters in Analog IC Layouts”, IEICE Trans. on Fundamentals,
Vol.E87-A, No.12, pp.3258–3264, 2004.
2-6. Keiji Kida, Xiaoke Zhu, Changwen Zhuang, Yasuhiro Takashima, and Shigetoshi Nakatake, “A Fast Algorithm for Crosspoint Assignment under Crosstalk Constraints with Shielding Effects”, IEICE Trans. on
Fundamentals, Vol.E87-A, No.12, pp.3301–3308, 2004.
2-7. Ning Fu, Shigetoshi Nakatake,Yasuhiro Takashima, and Yoji Kajitani, “The Oct-Touched Tile: A New
Architecture for Shape-Based Routing”, IEICE Trans. on Fundamentals, Vol.E89-A, No.2, pp.448–455,
2006.
2-8. Masato Inagi, Yasuhiro Takashima, Yuichi Nakamura, and Yoji Kajitani, “A Performance-Driven Circuit
Bipartitioning Method Considering Time-Multiplexed I/Os”, IEICE Trans. on Fundamentals, Vol.E90-A,
No.5, pp.924–931, 2007.
2-9. Kunihiko Yanagibashi, Yasuhiro Takashima, and Yuichi Nakamura, “A Relocation Method for Circuit
Modifications”, IEICE Trans. on Fundamentals, Vol.E90-A, No.12, pp.2743–2751, 2007.
2-10. Yuko Hashizume, Yasuhiro Takashima, and Yuichi Nakamura, “Post-silicon Clock-timing Tuning Based
on Statistical Estimation”, IEICE Trans. on Fundamentals, Vol.E91-A, No.9, pp.2322–2327, 2008.
1
2-11. Masato Inagi, Yasuhiro Takashima, Yuichi Nakamura, and Atsushi Takahashi, “Optimal Time-multiplexing
in inter-FPGA Connections for Accelerating Multi-FPGA Prototyping Systems,” IEICE Trans. on Fundamentals, Vol.E91-A, No.12, pp.3539-3547, 2008.
3 国際会議論文
3-1. Yasuhiro Takashima, Atsushi Takahashi, and Yoji Kajitani, “Detailed-Routability of FPGAs with Extremal
Switch-Block Structures”, in Proc. of ED & TC 1996, pp.160–164, 1996.
3-2. Yukiko Kubo, Yasuhiro Takashima, Shigetoshi Nakatake, and Yoji Kajitani, “Self-Reforming Routing for
Stochastic Search in VLSI Interconnection Layout”, in Proc. of ASP-DAC 2000, pp.87–92, 2000.
3-3. Yasuhiro Takashima, and Hiroshi Murata, “SLASH: A Deterministic Block Placement Algorithm Based
on Sequence-Pair”, in Proc. of APC-CAS 2000, pp.825–828, 2000.
3-4. Yasuhiro Takashima, and Hiroshi Murata, “The Tight Upper Bound of the Empty Rooms in Floorplan”, in
Proc. of SASIMI 2001, pp.264–271, 2001.
3-5. Yasuhiro Takashima, Akira Kaneko, Shinji Sato, and Mineo Kaneko, “Two-Dimensional Placement
Method Based on Divide-and-Replacement”, in Proc. of APCCAS 2002, pp.341–346, 2002.
3-6. Ning Fu, Shigetoshi Nakatake, Yasuhiro Takashima, and Yoji Kajitani, “Abstraction and Optimization of
Consistent Floorplanning with Pillar Block Constraints”, in Proc. of ASP-DAC 2004, pp.19–24, 2004.
3-7. Takashi Nojima, Xiaoke Zhu, Yasuhiro Takashima, Shigetoshi Nakatake, and Yoji Kajitani,
“Multi-Level Placement with Circuit Schema Based Clustering in Analog IC Layouts”, in Proc. of ASPDAC 2004, pp.406–411, 2004.
3-8. Takashi Nojima, Xiaoke Zhu, Yasuhiro Takashima, Shigetoshi Nakatake, and Yoji Kajitani,
“A Device-Level Placement with Multi-Directional Convex Clustering”, in Proc. of GLSVLSI 2004,
pp.196–201, 2004.
3-9. Keiji Kida, Xiaoke Zhu, Changwen Zhuang, Yasuhiro Takashima, and Shigetoshi Nakatake, “A Fast Algorithm for Crosspoint Assignment under Crosstalk Constraints with Shielding Effects”, in Proc. of ISCAS
2004, 2004.
3-10. Cgangwen Zhuang, Xiaoke Zhu, Yasuhiro Takashima, Shigetoshi Nakatake, and Yoji Kajitani, “An algorithm for checking slicing floorplan based on HPG and its application”, in Proc. of ICCCAS 2004,
pp.1223–1227, 2004.
3-11. Ning Fu, Shigetoshi Nakatake, Yasuhiro Takashima, and Yoji Kajitani, “The Oct-Touched Tile: A New
Architecture for Shape-Based Routing”, in Proc. of GLSVLSI 2005, P1.13, 2005.
3-12. Tan Yan, Qing Dong, Yasuhiro Takasima, and Yoji Kajitani, “How Does Partitioning Matter for 3D Floorplanning?”, in Proc. of GLSVLSI 2006, pp.73–78, 2006.
3-13. Masato Inagi, Yasuhiro Takashima, Yuichi Nakamura, and Yoji Kajitani, “A Performance-Driven Bipartitioning Algorithm for Multi-FPGA Implementation with Time-Multiplexed I/Os”, in Proc. of FPT 2006,
pp.361–364, 2006.
3-14. Tan Yan, Shuting Li, Yasuhiro Takashima, and Hiroshi Murata, “A Theoretical Study on Wire Length
Estimation Algorithms for Placement with Opaque Blocks”, in Proc. of ASP-DAC 2007, pp.268–273,
2
2007.
3-15. Kunihiko Yanagibashi, Yasuhiro Takashima, and Yuichi Nakamura, “A Relocation Method for Circuit
Modifications”, in Proc. of MWSCAS 2007, pp.783–786, 2007.
3-16. Yuko Hashizume, Yasuhiro Takashima, and Yuichi Nakamura, “A Novel Clock Deskew Method by Linear
Programming”, in Proc. of MWSCAS 2007, pp.1261–1264, 2007.
3-17. Yuko Hashizume, Yasuhiro Takashima, and Yuichi Nakamura, “Post-Silicon Clock-timing Tuning Based
on Statistical Estimation”, in Proc. of SASIMI 2007, pp.161–165, 2007.
3-18. Masato Inagi, Yasuhiro Takashima, Yuichi Nakamura, and Atsushi Takahashi, “ILP-Based Optimization
of Time-Multiplexed I/O Assignment for Multi-FPGA Systems”, in Proc. of ISCAS 2008, pp.1800–1803,
2008.
3-19. Shuting Li, Tan Yan, Yasuhiro Takashima, and Hiroshi Murata, “Fast Wire Length Estimation in Obstructive Block Placement”, in Proc. of ICECS 2008, pp. 654–657, 2008.
3-20. Naoto Funatsu, and Yasuhiro Takashima, “Overlap-aware Analytical Placement Based on Stable-LSE”, in
Proc. of SASIMI 2009, pp. 318–323, 2009.
他
4
4.1 査読付 国内研究会
4-1-1. 高島 康裕, 高橋 篤司, 梶谷 洋司, “FPGA
研究”, DA
, pp.165–170, 1994.
4-1-2. 高島 康裕, 高橋 篤司, 梶谷 洋司, “配線可能性 保証
軽井沢
FPGA
解析
構成法”, 第 8 回 回路
, 1995.
4-1-3. 高島 康裕, 高橋 篤司, 梶谷 洋司, “総隣接並走距離最小化問題”, 第 10 回 回路
軽井沢
, pp. 421–426, 1997.
4-1-4. 高島 康裕, 村田 洋, “Sequence-Pair
回路
(軽井沢)
基
配置構成的
(軽井沢)
改良”, 第 14 回
, pp. 243–248, 2001.
4-1-5. 高島 康裕, 金子 哲, 佐藤 真司, 金子 峰雄, “分割
回路
SLASH
再配置
基
2 次元配置最適化手法”, 第 15 回
, pp. 113–118, 2002.
4-1-6. Yasuhiro Takashima, Shigetoshi Nakatake, and Yoji Kajitani, “An ILP-Based Algorithm for Crosspoint
Assignment under Crosstalk Constraints with Shielding Effects”, 第 16 回 回路
(軽井沢)
, pp. 213–218, 2003.
4-1-7. 高島 康裕, 千貫 武志, 柳橋 邦彦, 中村 祐一, “最小総変位配置実現問題
21 回 回路
軽井沢
発見的座標計算手法”, 第
, pp. 195–200, 2008.
4.2 一般国内研究会
4-2-1. 坂主 圭史, 倉澤 剛, 高島 康裕, 中武 繁寿, 梶谷 洋司, “BSG 構造 基
配置・配線同時最適化手法
提案”, 電子情報通信学会 技術報告, CAS97-40(VLD97-40, DSP97-55), Vol.97, No.137(No.139, No.141),
pp.175–182, 1997.
3
4-2-2. 久保
子, 高島 康裕, 中武 繁寿, 梶谷 洋司, “複数
非交差配線
探索的最適化手法
提
案”, 電子情報通信学会技術研究報告 (VLD98-22), vol.98, No.142, pp.53–60, 1998.
4-2-3. 高島 康裕, 倉澤 剛, 中武 繁寿, 梶谷 洋司, “最適配線
木生成手法 Flip”, 電
子情報通信学会技術研究報告 (VLD98-21), vol.98, No.142, pp.45–52, 1998.
4-2-4. 平間 孝廉, 高島 康裕, 金子 峰雄, “Simulated Quenching 法
2 次元配置問題
拡張”, 電気関係学会北
陸支部連合大会, p.105, 2000.
4-2-5. 平間 孝廉, 高島 康裕, 佐藤 真司, 金子 峰雄, “Simulated Quenching 法 基
2 次元配置最適化手法”,
電子情報通信学会技術研究報告 (VLD2000-135), vol.100, No.646, pp.7–12, 2001.
4-2-6. 高島 康裕, 村 田 洋, “
部屋数最小化問題”, 電子情報通信学会技術研究報告
(VLD2001-16), vol.101, No.646, pp. 57–64, 2001.
4-2-7. 高島 康裕, 村田 洋, “Sequence-Pair
基
構成的
配置手法
改善”, 電子情報通信学会技術研
究報告 (VLD2001-103), vol.101, No.467, pp. 85–90, 2001.
4-2-8. 金子 哲, 高島 康裕, 佐藤 真司, 金子 峰雄, “繰 返 分割再配置
2 次元配置最適化手法”, 電子情報
通信学会技術研究報告 (VLD2001-146), vol.101, No.694, pp. 1–8, 2002.
4-2-9. 小原 正寛, 高島 康裕, 金子 峰雄, “回路階層構造 動的再構築 伴 力学的手法 基
合
成”, 電子情報通信学会技術研究報告 (VLD2002-148), vol.102, No.683 pp. 13–18, 2003.
4-2-10. 木田 圭治, 朱 小科, 庄 昌文, 高島 康裕, 中武 繁寿, “
割
当
効果
考慮
高速解法”, 電子情報通信学会技術研究報告 (VLD2003-99), vol.103, No.476, pp.
175–180, 2003.
4-2-11. 野島 隆志, 朱 小科, 高島 康裕, 中武 繁寿, 梶谷 洋司, “
基
配置手法
IC 設計
回路図
情報
提案”, 電子情報通信学会技術研究報告 (VLD2003-99), vol.103, No.476,
pp. 193–197, 2003.
4-2-12. 柳橋 邦彦, 高島 康裕, “回路構成
小変更
即
再配置手法”, 電子情報通信学会技術研究報告
(VLD2006-20), vol.106, No., pp.35–40, 2006.
4-2-13. 橋爪 裕子, 高島 康裕, 中村 祐一, “’ 製造
関
考察”, 2006
対応
手法
良品化率
大会, AS-1-6, 2006. (学術奨励賞受賞)
4-2-14. 稲木 雅人, 高島 康裕, 中村 祐一, “時間多重化 I/O
用
回路分割
FPGA
”, 電子情報通信学会技術研究報告 (CAS2006-72), vol.106, No., pp.13–17, 2007.
4-2-15. 船 津 直 登, 蔵 原 卓 実, 高島 康裕, “解 析 的 配 置
一 高 速 化 手 法”, 電 子 情 報 通 信 学 会 技 術 研 究 報 告
(CAS2006-96), vol.106, No.567, pp.19–21, 2007.
4-2-16. 大谷 直毅, 橋爪 裕子, 高島 康裕, 中村 祐一, “統計的推定 用
対
一手法”,
電子情報通信学会技術研究報告 (VLD2006-126), vol.106, No.549, pp.43–48, 2007.
4-2-17. 稲木 雅人, 高島 康裕, 梶谷 洋司, “
集合間
引
出
順
考慮
配線手法”, 電子情報通信学会技術
研究報告 (VLD2006-130), vol.106, No.549, pp.67–72, 2007.
4-2-18. 広松 隆幸, 稲木 雅人, 高島 康裕, 梶谷 洋司, “
法
用
BGA 配線手法”, 電子情報通信学
会技術研究報告 (VLD2006-131), vol.106, No.549, pp.73–78, 2007.
4-2-19. 柳橋 邦彦, 高島 康裕, 中村 祐一, “回路構成 小変更 即
再配置手法”, 電子情報通信学会技術研究報
告 (VLD2006-133), vol.106, No.549, pp.85–90, 2007.
4-2-20. 橋爪 裕子, 大谷 直毅, 高島 康裕, 中村 祐一, “離散遅延値 持
PDE
用
手法”,
電子情報通信学会技術研究報告 (VLD2007-9), vol.107, No.32, pp.13–18, 2007. (SLDM 最優秀学生発
4
表賞)
4-2-21. 稲木 雅人, 高島 康裕, 中村 祐一, “
ＦＰＧＡ実装
時間多重化Ｉ／Ｏ割
当
最適化手法”,
電子情報通信学会技術研究報告 (CAS2007l-28), vol.107, No.1, pp.55–60, 2007.
4-2-22. Yuko Hashizume, Yasuhiro Takashima, and Yuichi Nakamura, “A Post-Silicon Clock Tunig Method without Measuring the Variation Effects in Clock Signals”, 電子情報通信学会技術研究報告 (CAS2007-95),
pp. 7–12, 2008.
4-2-23. Shuting Li, Tan Yan, Yasuhiro Takashima, and Hiroshi Murata, “Fast Wire Length Estimation in Obstructive Block Placement”, 電子情報通信学会技術研究報告 (VLD2008-8), pp. 7–12, 2008.
4-2-24. 船津 直登, 尾篭 雄太, 高島 康裕, “安定
LSE 法
解析的配置
応用”, 電子情報通信学会技術研
究報告 (VLD2008-37), pp. 31–35, 2008.
4-2-25. 船津 直登, 高島 康裕, “重
考慮
Stable-LSE 法 基
解析的配置手法”, 電子情報通信学会技
術研究報告 (VLD2008-54), pp. 43–48, 2008.
4-2-26. 磯村 達樹, 稲木 雅人, 高島 康裕, 中村 祐一, “時間多重 I/O
考慮
回路分割手法”, 電子情報通信学会
技術研究報告 (VLD2008-100), pp. 51–55, 2009.
4-2-27. 河野 祐貴, 高島 康裕，高橋 篤司，“最小総変位配置実現問題
高速最適化手法”, 電子情報通信学
会技術研究報告, in press, 2009.
4-2-28. 志岐 卓信，高島 康裕, 中村 祐一, “
部分
遅延量推定手法”, 電子情報
通信学会技術研究報告, in press, 2009.
4.3 解説論文
該当無
4.4 特許等
• “配置構造 複雑
• “
制御可能
素材 配置
推定方法及
切 出
法”, 特許出願, 特願 2002-319353.
推定装置”, 特許出願, 特願 2004-17684.
4.5 外部資金獲得状況
• 文部科学省 知的
創成事業 (2003-2006) (分担)
– 北九州
5 億円/年 (2002-2006)
：全体
：
–
混載 LSI 設計環境 (3000 万円/年)
・
• NEDO & TLO
(2003：3000 万円) (分担)
– 低消費電力
LSI 配線
主導
• 沖電気 (2003-2006：100 万円/年) (代表)
– 液晶
LSI
• NEC (2007：200 万円/年, 2008：300 万円/年) (代表)
– LSI 設計検証
組 合
最適化
5
開発
4.6 表彰等
• 第 10 回 回路
軽井沢
奨励賞, 1998 年 4 月.
他
4.7
• Co-Chair : IEICE/VLD Student Forum at ASP-DAC 2009.
• OC Member : ASP-DAC 2009.
• Technical Program Committee Member : ASP-DAC 2004, SASIMI 2006, SASIMI 2007, SASIMI 2009,
Student Forum at ASP-DAC 2008,
• 回路
• 第 8,9,10 回
•
軽井沢
実行委員, 2002 年 10 月 – 2006 年 9 月.
LSI
.
2004, 2005, 2006, 2007, 2008
.
• Session Chair : ASP-DAC 2003, SASIMI 2003, SASIMI 2007, ICCCAS 2007, ICECS 2008, ASP-DAC
2009, (第 17 回, 第 20 回, 第 21 回) 回路
会 (2008), 電子情報通信学会
軽井沢
大会 (2006，2007), DA
(2004, 2006), 他研究会 多数．
6
, 電子情報通信学会 総合大
2007,

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