Whitepaper_icPhotonics - Compass-EOS

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Compass Electro Optical System Ltd
チップ間エレクトロ・オプティカルI/O – 拡張性を実現
1 はじめに
ハイエンド・ルーターの特徴は、一般に帯域幅（BW）、消費電力、サイズ／重量、ポート当たり
コストで表されます。世界のBW需要の指数関数的な増加に応えるため、サービス・プロバイダー
は、インフラストラクチャへのルーターの追加を余儀なくされています。使用されるルーターの
数が増えると、ルーター・バンクの運用と冷却のための消費電力が膨大な量になります。また、
スペースの制約もあるため、標準的なルーターではそれ自身の設置面積も問題となります。これ
らの課題により、既存のソリューションでは、拡張性に限界があります。
Compassルーターは、BW、消費電力量、サイズ、重量のすべてを格段に改善することにより、
これらの障害を克服できるように設計されています。これらのイノベーションは、チップ間と、
チップ－ボード間の相互接続を可能にするために開発された電子－光技術から生まれました。本
書でこれから説明するように、電力増大とBW制限の原因となる、ルーター性能の主要なボトル
ネックの一つは、プロセッサ間の相互接続です。したがって、ルーター設計の改良を容易にする
には、新しい技術的アプローチが必要です。
ルーターのI/Oを中心とした全体像は、すべ
てのプロセッサ間のデータ転送を取り扱う高速
シリアル接続を持ったマルチプロセッサ・シス
テムです。それぞれのプロセッサは、パケット
処理、キューイング（待ち行列処理）、ルック
アップの各機能を実行します（図1）。個々の
ASICからのデータI/Oは、ラインカードとの
ボール・グリッド・アレイ（BGA）接続を持つ
パッケージにより容易になっています。ASIC間
の相互接続は、プリント基板（PCB）に組み込
まれたメタル・トレースを通じて実現されてい
ます。
図1：2つのASICプロセッサとそれらのシリア
ル・リンクからなるラインカードの概略構造
トラフィックは、いずれかのポートを通じてルーターに入り、パケットの転送およびバッファ
リングのための各種タスクを実行するプロセッサにルーティングされます。その後、パケットは、
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システム内の別のASICに転送されます。そこでは、同様の転送およびバッファリング・タスクが
実行され、最終的には、指定された出力ポートを通じて、トラフィックが宛先まで伝送されます。
したがって、ASIC間のデータ交換は、ルーター設計の基本的な特徴で、高性能コンピューティ
ング（HPC）、ストレージ・サーバー、その他でも使用されています。このようなデバイスにお
けるデータ・フローを制限する具体的な要因は、2つあります。1番目はBW×距離の問題で、これ
により、同じラインカード上または異なるシャーシにあるプロセッサの間を移動可能なトラ
フィックの量が制約されます。2番目の問題は、チップのI/Oに関するもので、BGA技術が標準的
なチップ・パッケージに搭載可能な電気SerDes（注釈1）数の制限に達しています。ASIC設計者が、
いくつかのボール（注釈2）を電源、接地（グランド）、メモリI/Fに割り当てたとすると、デー
タI/Oに使えるボールの数は限られてしまいます。それぞれの高周波SerDesには少なくとも8つ
のボールが必要だからです。これら2つの問題が組み合わさることにより、バックプレーン上
で大きなBWを取り扱う高BW電気通信およびデータ通信デバイスの設計には制限が課せられます。
Compass EOSが開発した光相互接続技術は、このBWボトルネックを克服するためのソリューショ
ンを提供します。
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2 光相互接続
2.1 ASIC間のデータ転送－従来のアプローチ
PCB上の信号は、一般に各種のASICをつなぐメタル・トレースを通じてルーティングされます。
高ビット・レート（10Gb/s以上）では、メタル・トレースのインピーダンス、インダクタンス、
コンダクタンスが主に回路のAC特性によって決まるため、信号の完全性が重要になります。その
結果、周波数に依存する損失メカニズムが支配的となり、信号が極度に歪み、符合間干渉（ISI
－複数のビットが重なることによるデータ損失）を起こすことがあります。総合的な高速ルー
ター設計における高速相互接続設計に関して、特に次の現象に注意が必要です。
•
表皮損失は、導線の有効断面積の減少により、面積に反比例する抵抗が増加することによっ
て起こります。この効果は、交流電界（電流）によって伝播方向に対して直角の交流磁界が
生じことが原因です。磁界による誘導の結果、逆方向の電流が生じ、電子の流れが導線の外
側に追いやられ、高周波では伝導のための有効面積が1µm未満になります。
•
誘電損失も、周波数に依存する現象で、誘電媒体（通常はメタル・トレースを囲むPCB材料）
を通過する際の電界の伝播損失によって生じます。電界が移動すると、電子（電流）と誘電
材料の双極子（ダイポール）モーメントとの相互作用によって、エネルギーが熱として放散
します。
•
インピーダンス不整合があると、反射がメタル・トレース上を往復し、最終的に信号エネル
ギーが放散します。通常、不整合は、メタル・トレース内の機械的または材料的な応力によ
りインピーダンスの変化した場所で生じます。典型的な高周波の例として、ビアがメタル・
トレースに近いことにより生ずるインピーダンス変化があります。
•
クロストーク（漏話）は、2つの隣接するメタル・トレース間の相互インダクタンスまたは
相互キャパシタンスによって発生します。前者の場合、2つの電磁界の相互作用により信号
間のエネルギー転送が起こり、後者では、電界の相互作用によって同様の現象が生じます。
これらの現象は補償が難しく、10Gb/sのデータ・レートにおいて、30dBまでの減衰が生ずること
がしばしばあり、10Gb/sチャンネル当たり最大200mWを必要とする判定帰還型等化が必要となり
ます。
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テラビット・スケールのリンクでは、最大40Wを消費することがあります。BGAパッケージ技術、
PCB材料、ケーブル設計、コネクタのクロストークの実用限界に達しようとしている現在、より
一層高い転送レートのスイッチング・システムの設計は、非常に高価で非現実的になっています。
2.2 ASIC間のデータ転送－光アプローチ
前の項で述べた相互接続の問題は、ルーター処理要素の間に直接光接続を使用することによって
克服できます。このアプローチでは、ASIC間のデータ・リンクに光子を使用します。電子データ
は、光信号に変換され、ある点から別の点へ光ファイバーを通じてルーティングされます。ハイ
ブリッド化と光ファイバー接続による複雑度の増加は、数十の10Gb/sインピーダンス整合差動電
気信号ペアーが不要になることによる、パッケージのサイズと複雑度の削減によって十分補われ
ます。データ転送に電子の代わりに光子を使用することには、数々の利点があります。以下に主
なものを示します。
•
光子は、データ変調速度の影響を受けにくい。
•
光相互接続の駆動に要する電力は、電子方式よりはるかに小さくて済む。
•
光クロストークは、-20～-30dBの範囲で、高密度の並列相互接続が容易に実現できる。
•
データ転送距離は最大約300mで、損失も非常に小さい（1dB/km未満）。
•
並列光リンクが使用できるため、効率が高い。
このような光相互接続を実装するのに必要な技術では、デジタル・データから光トラフィックへ
および光データからデジタル・トラフィックへの変換を行ないます。
ファイバー
Tｘマトリックス
ファイバー
Rｘマトリックス
図2：光相互接続の概略図。TxマトリックスとRxマトリックスはCMOSチップ上に直接組み立て
ASIC間のデータ交換は、光ファイバーを通じて実行
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このアプローチの概略を示す図2では、レーザーのマトリックスと受光器のマトリックスがCMOS
チップの上に直接組み立てられています。チップからのデジタル・データはアナログ・データ・
ストリームに変換され、レーザー・トランスミッタを直接変調します。このプロセスは、12×14
のアレイに配置された168個のトランスミッタからなるマトリックス上で並列に実行されます。
Txストリームは、対応する12×14個のファイバー・マトリックスと光結合されており、光信号が
システム内の他方のASICチップに伝送されます。そして、ファイバー・アレイからの光を12×14
個の光検知器からなるマトリックスに結合することにより、上記と逆のプロセス、すなわちRx光
データからデジタル信号への変換が実行されます。その結果、光信号がアナログ信号に変換され、
デジタル化されます。
その上に光インターコネクト（相互接続）が組み立てられるCMOSチップは、カスタム・デザ
インの混合信号ASICで、デジタル回路とアナログ回路が同一チップ上に混在します。デジタル・
マクロは、キューイング、イグレス処理、イグレス・バッファー、スイッチ・ファブリックを含
んでいます。アナログ・マクロは、レーザー・ドライバ、シリアライザ（並－直列変換器）、イ
ンピーダンス変換および制限増幅器、イコライザー、クロック・データ回復およびデシリアライ
ザ（直－並列変換器）からなります。このハイブリッド設計では、シリコン上に光電子III-V材
料（注釈3）を構築し、Compass EOSが開発した特別なチップおよび光パッケージング技術を必要と
します。
次の各項では、光インターコネクトにおける各種コンポーネントの設計と組み立てについて説
明します。内容は、電気パッケージと光パッケージの2つに分かれています。前者では、CMOS
チップ、およびそれをラインカードと光チップの両方と接続するのに使用される技術について述
べます。パッケージ・デバイスは、光モジュール（OM）と呼ばれ、光インターコネクトの中心的
役割を担っています。光パッケージは、OMならびにそのTxおよびRxマトリックスと、マイクロレ
ンズ・アレイを使用したファイバー束アレイとの接続、ファイバー束、そして芯合わせ技法から
なります。
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3 電気パッケージ
図3のOMの概略は、ASIC、有機パッケージ（基板）、レーザーのマトリックスおよびフォトダイ
オード（PD）のマトリックスからなるモジュールを示しています。組み立て手順は、主に3つの
ステップからなります。すなわち、（i）光チップとCMOSの接合、（ii）CMOSと基板の接合、
（iii）基板とPCB（ラインカード）の接合です。OM独自の特徴は、デバイスの光結合インおよび
アウトを可能にする（PCBと基板の両方の）中央にある切り欠き穴です。
OMを組み立てるための各種ステップには、フリップチップ技術が使用されます。この技術で
は、ウェハー・レベルで形成されたはんだバンプを使って、2つの半導体チップを接続します。
組み立てでは、様々なウェハー（レーザー、PD、CMOS）の半導体処理、チップ・アラインメント
（配置）、フリップチップおよびリフロー処理を利用したボンディングが行なわれます。OMの開
発時には、いくつかの困難な問題を解決する必要がありました。これは、最終構造が複数の半導
体材料、各種の金属および有機ボードからできているからです。これらの材料の相互作用によっ
て、機械的および化学的不適合が生じました。高い信頼性が要求されるキャリア・グレードのデ
バイスを製造するには、これを解消しなければなりません。
パッケージ
ロジック
ロジック
図3：光モジュールとそのコンポーネントの概略図
3.1 光チップ
3.1.1
VCSELマトリックス
CMOSチップからの光伝送は、大型の12×14レーザー・ダイオード・マトリックスを使って行なわ
れます。各レーザーは、真下にあるレーザー・ドライバによって8Gb/sの変調速度で直接駆動さ
れます。使用されているレーザーは、VCSEL（縦型空洞面発光レーザー）で、これは、従来の端
面発光レーザーと比べて、主に次の違いがあります。すなわち、（i）ウェハー・レベルの成長
およびテストが可能で、コストを削減、（ii）レーザー・ビーム形状が円形で、ファイバー結合
が容易、そして（iii）レーザー発振に必要な最小電流（しきい値電流）が1 mAのオーダーで、
低電力消費の3つです。
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レーザー空洞
カソード・
パッド
サーマル・
パッド
アノード・
パッド
ミラー・スタック
GaAs基板
図4：GaAs基板上の底面照明VCSELの概略
VCSELは、薄いInGaAs（インジウム－ガリウム－砒素）層と、レーザー空洞を形成する両側の
半導体ミラー・スタックからなる活性領域から構成されています（図4）。このデバイスは、パッ
ドが空洞の両側にあるアノードとカソードを使って駆動されます。レーザーの冷却を容易にする
ために、レーザー発振領域の近くに2つのサーマル・パッドが追加されています。したがって、マ
トリックス内の各レーザーには4つの金属パッドがあり、それらをはんだによってCMOSチップと接
続する必要があります（図5）。通常、光は上部ミラー・スタック上にある開口部を通じて放出さ
れます。しかし、2Dマトリックスでは、それら両方（正面からの光発光とCMOSにボンディングさ
れた4つのパッド）を持つことは不可能です。そのため、Compassのアプローチでは、底面から
GaAs基板を通して光を放出します。通常、VCSELは850nmで動作しますが、GaAs基板を通した発光
では、この波長の光が吸収されるため、この方法は現実的ではありません。このため活性領域の
組成を変更することによって、動作波長を1000nmにシフトしています。GaAsは、この波長では透
明で、デバイスは図4に示すような動作が可能です。
図5：12×14マトリックスとすべてのバンプを示すVCSEL配置（左）単一のレーザー・ピクセル、活性
領域（U字形内）と各種パッド（八角形）（右）
3.1.2
光検出器マトリックス
光検出器（PD）は、レーザーと対になるデバイスで、8Gb/sで変調された入射光を電気信号に変
換する機能を持っています。
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電気信号は、レシーバ電子回路によって増幅および検波することができます。このデバイスは、
InP基板上のInGaAs活性層からなり、同じ12×14配置になっているPINダイオードです。
光がデバイスに入射すると、ダイオードが光電流を発生します。この電流の大きさは、光の強
さとダイオードの応答度（光－電流変換の効率）に比例します。使用されているPD基板はInPで、
レーザーで使用されたGaAsではありません。これは、InPの方が、活性領域の機械的応力が小さ
いからです。機械適応力の大きさによって、PDの暗電流（例、背景ノイズのレベル）が決まりま
す。したがって、暗電流を最小限に抑えることは、重要な設計条件です。VCSELとPDの両方のパ
ラメータを同時に調整することにより、光の生成または検出が確実に行なわれ、いずれの場合も
光が基板を透過するようになっています。
3.2 アナログ・マクロ
アナログ・マクロは、デジタル・チップの中央にあり、全シリコン面積の約10%を占めます。こ
れは、デジタル・データをレーザー・マトリックスを通じた伝送に適したアナログ形式に変換し
たり、アナログPDデータをデジタル・データ・ストリームに変換したりするのに使用される集積
SerDesアレイに基づいています。アナログ・マクロは、2つの独立したサブマクロ（12×14 Txア
レイおよび12×14 Rxアレイ）から構成されています。サブマクロ内の各セルは、250µm ×250µm
（レーザーおよびPDマトリックスと同じ格子）で、データ・シリアル化およびレーザー・ドライ
バ（Tx）またはデータ逆シリアル化、TIA、LIA、イコライザー、クロック・データ回復回路
（Rx）を含んでいます。
図 6 ：アナログ・マクロの配置、マクロ中央の Tx および Rx アレイ
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図6に示すアナログ・マクロの概略では、TxおよびRxアレイが、電源、クロック・ツリーおよび
補助回路（両側）とともに確認できます。マクロは、フリップチップ・ボンディングを使って光
チップ上の対応するパッドと接続するメタル・パッドを通じた、VCSELおよびPDマトリックスと
の直接インタフェースを持っています。複数のGb/sシリアル・データ・ストリームをシリコン・
チップの端から端までの長い距離を伝送しないで済むように、シリアル化／ドライバまたはTIA
／逆シリアル化／クロック回復機能の全体を、光チップの真下の2次元領域アレイとして構築し
なければなりません。
これは、設計に高度な局所性が存在することを意味します。デジタル・チップの中にアナログ
回路の高密度なパッケージングを置いた結果、同じシリコン・スペースに対して、より多くの
I/Oが結合でき、従来のASICパッケージングと比較して、より多くの面積を論理タスクに利用で
きます。これにより、システムのBWが広くなります。
VCSELアレイとSerDes回路への電源は、シリコン内の金属被膜を通じて供給されます。電力消
費は、Txマクロが6mW/Gb/s以下、Rxマクロが5mW/Gb/s以下です。レーザー・マトリックスからの
放熱は、サーマル・バンプをチップ内の厚い金属層と接続することによって対応しています。ま
た、両方のアレイへのアノードおよびカソードの電源は、シリコン上の太いメタル・トレースを
使って供給し、デバイスのパッシブ冷却を支援しています。
3.3 光チップのCMOSとの接続
CMOSチップの中央に埋め込まれた2つの光チップとアナログ・マクロをもとに、OM構築の第1ス
テップは、CMOS上における両方のチップの組み立てです。しかし、これは、簡単な作業ではあり
ません。それは、レーザーとPD材料（それぞれ、GaAsとInP）とシリコンの熱膨張率（CTE）が大
きく異なるからです。この問題を簡単に説明すると、通常のハンダバンプ（Sn、In、PbSn）を
使って光チップをCMOSにボンディングした場合、光電子ダイとCMOSダイの両方が、チップ組み立
て時の温度変化の際に膨張または収縮します。しかし、それぞれの寸法変化は、CTE値に基づい
て異なります。シリコン－GaAsシステムでは、CTEが約6倍違います。その結果、両方のダイを接
続するハンダ材料にクラックや剥離が生じ、デバイス障害が起こります。
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x軸
z軸
シリコン
シリコン
図7：シリコン上のGaAsの温度変化時の相対シフトに関する有限要素シミュレーション（左）2つの
材料の相対移動および金の柱による補償効果の概略（右）
図7（左）に例を示す例は、約150℃の温度変化（組み立てプロセスにおける標準的値）が起
こった際のシリコン・ダイ上のGaAs片の有限要素シミュレーションを示しています。2つの材料
間の相対シフトが、特に水平のｘ軸上に明確に認められます。この障害メカニズムは、光相互接
続の適用が業界で広まらない主な理由です。これを避ける手段は容易ではありません。
この問題を克服するために選択されたのは、CMOSチップと光チップとの間に金の柱を成長す
る方法です。金は、すべての金属の中で展性と延性が最も高く、温度変化によって、両方のチッ
プが異なる割合と方向で歪みを起こしても、金の柱が変形することにより、相対移動度の違いを
補います（図7の右）。CMOSチップ上にVCSELとPDの両方にチップを組み立てた様子を図8aに示し
ます。
3.4 光モジュールのパッケージング
OMの最終構築ステップでは、CMOSチップを2つの光ダイとともにPCB上に組み立てます。ASIC上の
I/Oの数は7000に近く、ピッチは200µmなので、CMOSインタフェースをPCBにルーティングするた
めの中間ボードを使用する必要があります。中間有機ボードが必要なのは、BGA技術では、この
ような小さなピッチと多数のバンプに対応できないからです。組み立てでは、CMOSウェハー上で
複数のウェハー・レベル処理を行い、その後、CMOSチップを基板上にフリップチップ実装します。
完成し、PCB上に組み立てる準備ができたOMを図8に示します。
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図8：パッケージングされた光モジュール基板上のASIC（左）とPCB接続用のBGAマトリックス
（右）基板上の穴、その中のTxおよびRxマトリックスが見える
PCB上のOMの組み立ては、従来のBGA技術と、右側に見える4000個のはんだボールを使って行な
われます。パッケージの中央にある光伝送用の切り欠き穴もはっきり見えます。
4 光パッケージ
電気パッケージの出力は、ラインカード上に搭載されたOMです。次のステップでは、TxおよびRx
チャンネルをファイバー束と光結合し、システム内の複数のSICの間でデータが転送できるよう
にします。最終製品である光インターコネクト・デバイスの概略を図9に示します。前の項で説
明したOMは、ラインカードPCB上に取り付けられ、光相互接続を容易にするために、2つのファイ
バー束がPCB上に実装されています。
Txファイバー束
BGA（0.8 mm）
Rxファイバー束
基板
バンプ（0.23 mm）
図9：光インターコネクトの概略 PCB（ラインカード）上に搭載されたOM、光チップ上の
ファイバー束とマイクロレンズ、ファイバー束を示す
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4.1 ファイバー束と光バックプレーン
ファイバー束アレイは、ASIC間の光データ転送の役割を果たすように設計されています。このア
レイは、レーザーおよびPDマトリックスと同じ、250µm要素ピッチと12×14構造を持っており、
各レーザー・ダイオードが専用ファイバーを通じて別のASIC内のPDと直接リンクできるように
なっています。使用されているファイバーは、マルチーモードの50/125µm OM3ファイバー（600m
までの10Gb/s伝送に対応）です。動作波長（1000nm）におけるファイバー損失は、約1dB/kmです。
システムの標準的なファイバー長である2m以下では、損失は無視できます。
マルチシャーシ構成の場合、アナログ・マクロは200mまでのファイバー・リンクをサポートし
ています。合計損失は、約0.2dB以下で、信号のISIに重大な影響を与えません。
図10に示すように、ファイバー束は、それぞれ12本のファイバーからなる14本のリボンを束
ねた構造になっています。そして、シリコン・プレートの12×14の格子状に並んだ穴にファイ
バーが挿入されます。穴は、ファイバーが容易に挿入できるように漏斗の形状になっています。
上面には、接着剤が付いており、光品質の表面となるように磨かれています。各ファイバーの最
大許容傾斜角度は1°で、許容ピッチ誤差は5µmです。これらの公差は、光チップとの良好な結合
を保証するために必要です。シリコン・プレートと挿入されるファイバーは、金属ケースに収納
され、下に述べるようにPCB上での組み立てが容易になっています。ファイバー束の反対側では、
14本のリボンが、24本のファイバーからなる7つのグループに分割され、それぞれのグループが、
光バックプレーンを通じて、シャーシ内の個々のASICプロセッサにルーティングされます。
光バックプレーンは、単に短い（20cm以下）の24本のファイバー・ジャンパーで、ファイバー
束に対応する適切な光バックプレーン・コネクタを持っています。2×24のファイバーからなる
バックプレーンには、7スロットのファイバー・ジャンパーがあり、それぞれのバックプレーン
接続に対して、TxおよびRxリンクがあります。
図10：ファイバー束の設計。12×14ファイバー・アレイ（a）と機械的ハウジング内にある束の先端（b）
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4.2 マイクロレンズ・アレイ
Txパス（VCSELからファイバー）およびRxパス（ファイバーからPD）における光結合は、2レン
ズ・リレーを使って行なわれます。一方のマイクロレンズ・アレイは、両方の光チップ上に搭載
され、他方のアレイは、ファイバー束に接着されています。レンズは、単一光学系として動作す
るように設計されており、TxからファイバーへとファイバーからRxへの両方の役割を果たします。
したがって、両方の光チップに取り付けられたレンズは、レーザーからの光を収集し、光の焦点
をPDの開口部に合わせるという機能を持つことができます。同様にファイバー束に取り付けられ
たレンズは、光の焦点をファイバーの開口部に合わせ、ファイバーからの光を平行にするために
設計されています。いずれのレンズ動作でも、2つのレンズの間には空きスペースがあります。
この領域の中で、光は、図11に示すレンズ・シミュレーションのように平行になります。それぞ
れのマイクロレンズ・アレイは、光チップをファイバー束配置と対応させるために、通常の
12×14配置になっています。
平行ビーム設計の背景にある意図は、組み立てプロセスを楽にすることです。次の項で説明
するように、芯合わせ公差が緩和され、光ビームのファイバーまたはPD開口部の周囲への移動に
ついて、外方向または角度の自由度があると、ファイバー束の芯合わせが容易になります。これ
を達成するために、このような自由度が許される平行ビーム・アプローチが使用されます。レン
ズを設計する際、主要な条件は、両方の動作シナリオにおいて、正確な集束を維持することでし
た。すなわち、現れる光学モードをできる限り少なくするためには、レーザー光をファイバー開
口部に正確に集束する必要があり、光がPDから逸れることによる信号損失を避けるためには、
ファイバーからの光をPDに正確に集束する必要があります。
ファイバー
パイレックス
ファイバー
パイレックス
図11：ファイバーとPDとの光学結合（下）と、レーザーとファイバーとの光学結合（上）いずれの
場合も、同じマイクロレンズ・ペアーが使用され、レンズ間の光は平行ビーム
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4.3 光学アセンブリ
最終ステップでは、2つのファイバー束をマイクロレンズがすでに組み立てたれたレーザーおよ
びPDマトリックスに取り付けます。これは、システムに入る光とシステムから出る光の結合に関
する工学的相互接続の性能規準を最適化することによる、アクティブ光学アラインメントを使っ
て行なわれます。この組み立てプロセスでは、各束について、6つの自由度があります。すなわ
ち、並進が3つと角度（各軸を中心とした回転）3つです。また、レーザーとPDは二次元マトリッ
クスなので、アラインメントに手間がかかります。設計されたアラインメント基準に達すると、
ファイバーは、アルミ・ブロックおよび混合されたエポキシ接着剤を使って、PCBに接着されま
す。この組み立て方法は、詳しく調査され、湿度および温度サイクル、振動および落下試験を含
む信頼性試験にまったく故障なくパスしました。最終アセンブリを図12に示します。それぞれの
ファイバー束は、VCSELまたはPDマトリックスの上に配置され、ファイバーはシステムのパッシ
ブ・バックプレーンにルーティングされます。これで、真の光ファイバー・ベースの光リンクが
達成されます。
図12：組み立て中および後の光相互接続。PCBの穴と、レーザーおよびPDマトリックスが見える（左
上）Txファイバー束は、レーザーマトリックスの上に組み立てられます（上中央と右）両方の
ファイバー束がPCB上に取り付けられた様子を示す最終アセンブリ（下）
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5 光インターコネクトの性能
デバイス性能のテストは、アナログ・マクロの一部である組み込みテスト・パターンを使って実
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行されます。通常、システム性能をテストするには、PRBS 2 -1パターンが使用されます。それ
は、このビット・パターンが通常のインターネット・トラフィックより厳しいからです。性能監
視は、Tx、Rx、システムの3つのカテゴリに分けられます。
5.1 トランスミッタ性能
VCSELマトリックスの性能は、アイ開口、信号対雑音比（SNR）、ジッター発生量を測定すること
によって評価されます。8Gb/sマスクを重ねた代表的なアイ・ダイアグラムを図13に示します。
アイ開口は非常に良く、マスクの35%マージンを示しています。SNRは高く、許容される電圧ノイ
ズ・レベルです。ジッター測定も図13に示します。Dual-Dirac計算によるバスタブ測定が実行さ
れました。合計ジッターは50～60psの範囲内にあり、ランダム・ジッターは2.3psです。目標BER
-12
レベルの10
において、ピーク・ランダム・ジッターは32ps以下で、これはUI (125ps)の約
3/10です。これらのジッターは、アイ・ダイグラムから見て、アイ開口を維持するのに十分低い
値です。これは、アナログ・マクロのレーザー・ドライバによって発生するノイズが十分低いこ
とを意味しています。
5.2 レシーバー性能
Rx回路の性能は、システム・ノイズに対して敏感です。ノイズ・レベルまたはジッターが十分高
く、ノイズが決定しきい値レベルを超える場合、誤った解釈が生ずることがあります。
レシーバー感度は、図14に示すビット・エラー・レート（BER）曲線から評価できます。
図13：8Gb/sマスクを重ねたVCSELトランスミッターのアイ・ダイアグラム（左）Dual-Diracバスタブ
技法を使ったジッター発生測定（右）
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最小許容BERレベルの10
では、感度が-
10dBmより良好に見えます。VCSELの出力
は2～3dBmなので、レシーバーのダイナ
ミック・レンジは、12dBの範囲です。こ
のような大きなダイナミック・レンジに
より、デバイス・エージングなどの各種
の劣化による効果を補償できます。
測定は、2,200、300mのファイバーを
平均光強度（dBm）
使って実行され、結果はすべてほぼ同じで
した。ファイバー長の影響が少ないことは、
モード安定効果を示しています。
図14：2,200、300m OM3ファイバーに関する光パワー
とビット・エラー・レート
線は(√―)に対する数値近似ただし、Qは光変調振
幅に関連
システムの周波数応答を変調振幅から推測
しました。250Mb/sから8Gb/sまでの範囲の
測定しました。Rx等化器をイネーブルと
ディスエーブルにした2つの場合についての
信号変調
周波数について、複数のパターンを使って
結果を図15に示します。いずれの場合でも、
3dB周波数は8Gb/sにあり、イコライザーを
イネーブルにした状態で高周波利得が明ら
周波数（Gb/s）
かに見られます。これは、高ビット・レー
図15：ジッター耐性とCDR性能の周波数応答曲線。等化
器イネーブル（赤）およびイコライザーディスイネー
ブル（緑）滑らかな線は、ハイ・パス・フィルター機
ステム設計に意図的に導入されたものです。能への近似
トにおいてより高い感度が必要なため、シ
外部光BERテスターを使用し、PD／TIA／逆シ
リアライザを通じて光データを入力し、オン
チップ・パラレル・デジタル・ループバック
パスを用い、シリアライザ／ドライバ／
VCSELを使った再送信により、ジッター耐性
とCDR性能を測定しました。
図16：PRBS31パターンを使用したRxジッター耐性の測
定
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結果を図16に示します。システムのジッター耐性は高く（80MHz）、ジッター周波数は0.3UIより
高く、Rxの全体設計が非常に優れていることを示しています。
6 まとめ
Compass EOSのハイ・エンド・コア・ルーターでは、本書で説明した光インターコネクト設計を
採用しています。この技術により、チップ間、ボード間、ラック間における、パッシブ・ス
イッチレス光バックプレーンを使用した長距離（200m）の接続が可能になります。光インター
コネクトに関するいくつかの重要な数値を次に示します。
•
光インターコネクトに関して報告された最も高い集約帯域幅（BW）：1.34Tb/s全二重
•
データ密度：64Gb/s/mm
•
168双方向8Gb/sデータ・リンクを使った大規模な2次元並列光マトリックス
•
300mまでテスト済みで、BER < 10
•
電力効率は10.2pJ/bit（SerDesの電力消費を含む）
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この設計により、Compassは、高BWチップの相互接続に伴う2つの主要な問題である、BW×距離と
チップI/Oを解決できました。前者は、ASICS間の光子リンクを使って解決しました。後者は、
CMOSチップ内のデジタル・データへの直接ファイバー・インタフェースを用い、BGA技術の制約
を回避することで克服しました。
この技術には、拡張性があり、マトリックスは容易に倍の12×28チャンネルに広げること
ができます。同時にデータ・レートも 32Gb/s、場合によっては40Gb/sまで引き上げること
ができます。その結果、全二重BWが10Tb/sのチップも実現可能です。
⋆注釈１（SerDes）：SERializer/DESerializerの略で、コンピュータのバス等に於いてシリアル、パラレルを相互変換する回
路の名称。
⋆注釈2（ボール）：ICチップの表面実装タイプのパッケージ方法の一つであるBGA（Ball Grid Array）で利用されているボー
ル型の電極。パッケージからピン状の電極が飛び出さないため、実装面積が小さいという利点がある。
⋆注釈3（光電子Ⅲ-Ⅴ材料）：III族元素とV族元素を用いた半導体。2種類以上の元素を組み合わせた半導体をIII-V族化合物半
導体（化合物半導体）と呼ぶ。代表的なIII族(13族)元素としてはアルミニウム(Al)・ガリウム(Ga)・インジウム(In)、V族(15
族)元素としては窒素(N)・リン(P)・ヒ素(As)・アンチモン(Sb)である。この他、ボロン(B)、タリウム(Tl)、ビスマス(Bi)も
そのIII-V族化合物半導体を構成する元素である。
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