R&D （先端技術）：超小型パッケージング技術 FO-WLP の新プロセス RDL-first 法により高信頼・高密度配線を 実現した超小型パッケージを開発 ルネサスは、ウエハレベルでの配線技術と独自の接合技術を組み 合わせることにより、配線密度やチップ接続密度に優れ、複数チッ 栗田 洋一郎 プの混載や多層化などにも対応できる新たな FO-WLP（Fan-Out Kurita Yoichiro Wafer Level Package）技術を開発し、「The Electronics System ルネサス エレクトロニクス Integration Technology Conferences （ESTC 2010）」において 生産本部 実装・テスト技術統括部 発表した。支持体となる Si ウエハ上に配線層を形成してから、その 先端パッケージ開発部 上にチップを配列する RDL-first（Redistribution Layer-first）法 を用いることにより、8 ビットマイコンを、従来比で体積 80％減のパッ シニアプロセスエンジニア 博士（工学） ケージへ封止することに成功した。今後は、この小型パッケージ技 術を各種マイコン製品に適用して、2011 年末を目処にサンプル出荷を開始する。 FO-WLP の課題を克服した RDL-first プロセス 近年、エネルギーや環境問題への関心の高さから、スマートグ リッドをはじめとするエネルギー効率の改善、センサ・ネットワーク をはじめとした環境センシングなどが注目を集めている。また、ヘ ルスケアをはじめとした生体情報のセンシングやフィードバック技 術も重要になってきている。これらの技術の進化のためには、セン サやアクチュエータを通信機能と組み合わせることで、環境や人 体との親和性をより高めることが不可欠である。半導体には、マイ コンとアナログの集積技術および超小型化で貢献することが期待 される。集積化や小型化を実現する技術として FO-WLP 技術が 大きな注目を集めている。 FO-WLP は、ウエハレベルの再配線技術を用いて、チップ領 域外にも再配線層（RDL：Redistribution Layer）を形成するパ ッケージの総称である。一般的な BGA（Ball Grid Array）などで は、チップをパッケージ基板に実装して、ワイヤでボンディングす る必要があるが、FO-WLP ではそれらを薄膜の配線体で代替し てチップと接合することにより、ベアチップレベルの小型パッケー ジが可能になる。従来の FO-WLP では主に Chip-first 法と呼ば れるプロセスが採用されているが、配線体プロセスによって歩留ま りが低下し、チップ-配線体間のアライメント精度の限界により高密 度配線が困難であった。また、キュア温度の低い樹脂を使用する 必要があるため、チップの多層化や信頼性の点においても課題 があった。 そ こ で 、 ル ネ サ ス で は 新 た な FO-WLP の プ ロ セ ス と し て RDL-first 法を開発した。Chip-first 法では、チップを樹脂ウェハ 内に再配列させた後に、RDL により埋め込みを行うのに対して、 RDL-first 法では、あらかじめ支持体となる Si ウエハ上に配線層 を形成してから、その上にチップを回路面が配線体に接するよう に配列する。その後は Chip-first 法と同様に樹脂封止を行い、支 持体除去してパッケージを個片化する（図 1）。RDL-first 法は、 配線層の不良部を避けてチップを配列することで歩留まりの低下 を防ぎ、高速かつ高精度のチップ接合技術によって高密度配線 が可能になった。また、キュア温度の高い樹脂を使用することがで www.renesas.com きるために高い信頼性が得られるとともに、多層化への対応も可 能にした。 今回の技術開発に当たっては、ルネサス独自の 3D IC 技術 「 SMAFTI （ SMArt chip connection with FeedThrough Interposer：スマフティ）」の要素技術である、ウエハレベルの多 層配線形成技術および接合技術を応用し、超小型マイコン向け パッケージとして最適化を行うことで実現した。具体的には、支持 体ウエハ上に形成した配線体への CPB（Copper Pillar Bump） の形成技術、電極パッドに無電解めっき処理を行ったマイコンチ ップを高速かつ高精度に接合する C2W（Chip-to-Wafer）接合技 術、ウエハ全体を樹脂封止する際に 10μm ほどのチップ-配線体 間ギャップを一括で封止できるアンダーフィル技術などを適用した。 これらウエハアセンブリ技術により、1 万個以上のパッケージを一 括で処理することが可能だ。 図 1：FO-WLP RDL-first の製造プロセス工程 2010.11 RDL-first 法により作成した FO-WLP では、ベアチップサイズ 1.6mm×1.6mm の 8 ビットマイコンを 2.0mm×2.0mm（厚さ 0.3mm）の小型パッケージに封止することに成功した（図 2）。これ は、3.0mm×3.0mm（厚さ 0.7mm）の従来パッケージと比較して 体積 80％減の小型化を実現したことになる。配線層は、ポリイミド と銅により形成された 2 層配線で、最小線幅/スペースは 15μ m/10μm、層間ビアサイズは 20μm を実現している。これまでの FBGA（Fine-Pitch Ball Grid Array）では、ビアピッチは 270μ m ほどが限界であったのに対して、RDL-first 法を用いたビアピ ッチは 50μm を実現しており、より高密度な配線が可能となった。 図 2：FO-WLP RDL-first の断面および拡大写真 SiP や多層化などへの応用展開も可能に ルネサスでは、今回開発した FO-WLP 技術を各種マイコンに 応用していく計画で、2011 年の年末を目処にサンプル出荷を目 指す考えだ。今回開発したウエハレベルの再配線技術を、マイコ ンチップとアナログ/RF IC チップなど複数のチップを横に並べて 高密度な配線で相互接続することにより、1 個のチップと同等サイ ズに小型化・高集積化できる新パッケージ「SiWLP（System in Wafer-Level Package）」も実現可能である（図 3）。例えば、チッ プ面積が 3.0mm2 のマイコンと 6.0mm2 のアナログ IC を SiP で 1 つのパッケージに封入しようとすると、これまでの FBGA ではパ ッケージの占有面積が 28mm2、パッケージの体積 20mm3 がほど であったのに対して、SiWLP であれば面積を 12mm2、体積を 4mm3 ほどに抑えることが可能になり、面積比 57％減、体積比 80％減の小型化が可能になる。さらに、将来的には複数のチップ を縦に積層した 3D-IC などへ応用することも期待できる。 図 3：SiWLP の構造図 The Electronics System Integration Technology Conferences 2010 にて 『Best Paper Presentation Award』を受賞 今回開発した技術は 2010 年 9 月 14 日～16 日までドイツのベ ルリン市で開催された実装技術の国際会議「The Electronics System Integration Technology Conferences （ ESTC 2010）」において発表を行った。ESTC 2010 では、3 日間の会期 中に 160 ものプレゼンテーションが発表され、その中から最も優れ た論文に与えられる『Best Paper Presentation Award』を受賞 した。受賞理由は、FO-WLP 技術が最も注目されているなか、逆 転の発想で性能を飛躍的に高めた技術開発が評価された。 ESTC 2010 『Best Paper Presentation Award』受賞 営業企画統括部 〒100-0004 千代田区大手町 2-6-2 日本ビル 安全設計に関するお願い １．本資料に記載されている内容は本資料発行時点のものであり、予告なく変更することがあります。当社製品のご購入およびご使用にあたりましては、事前に当社営業窓口で最新の情報をご確認いただきますとともに、当社ホームページなどを通じて公開される情報に常にご注意ください。 ２．本資料に記載された当社製品および技術情報の使用に関連し発生した第三者の特許権、著作権その他の知的財産権の侵害等に関し、当社は、一切その責任を負いません。当社は、本資料に基づき当社または第三者の特許権、著作権その他の知的財産権を何ら許諾するものではありません。 ３．当社製品を改造、改変、複製等しないでください。 ４．本資料に記載された回路、ソフトウェアおよびこれらに関連する情報は、半導体製品の動作例、応用例を説明するものです。お客様の機器の設計において、回路、ソフトウェアおよびこれらに関連する情報を使用する場合には、お客様の責任において行ってください。これらの使用に起因しお客様ま たは第三者に生じた損害に関し、当社は、一切その責任を負いません。 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