論理回路Ⅱ (第9回) カウンタとは 入力個数とN進カウンタの出力 - 摂南大学

カウンタとは
論理回路Ⅱ (第9回)

カウンタ
カウンタ
入力の個数を数える計数器
2進数カウンタ
(バイナリカウンタ)

加算カウンタ
(アップカウンタ)
鹿間 信介

摂南大学 工学部 電気電子工学科

減算カウンタ
(ダウンカウンタ)
10.1 カウンタ
10.2 非同期式カウンタ
演習



可逆カウンタ
(アップダウンカウンタ)

2進数N進カウンタ:
 N個目の入力で計数値が
初期状態に戻る
(※)
 略称: N進カウンタ
2進カウンタ:
 別称1: 1ビットカウンタ
 別称2: 1ビットバイナリカウンタ
※ N進カウンタ: 通常、N進アップカウンタを指す
論理回路Ⅱ
摂大・鹿間
入力個数とN進カウンタの出力
JK-FFによる2進カウンタ

2進
3進
4進
入力
個数 カウンタ カウンタ カウンタ
論理回路Ⅱ
5進
カウンタ
CK
QA
QAQB
QAQB
0
0
00
00
000
1
2
3
1
0
1
01
10
00
01
10
11
001
010
011
01
00
01
100
000
001
4
5
6
Q


D
 CK
Q
J
 CK
CK
K
QAQBQC
Q


0 1
0
1
1 0
1
0
0
1
0
1
摂大・鹿間
FF: 1段で2進カウンタとして動作

多段接続FF: n 段でN=2n進までの計数可能
レース現象の心配? (ex SRラッチの多段接続)
k個目のCKの入力:

2
3
4

CK
DQ
Q0
0


1
0
Q
N進カウンタ

0
1
CK
論理回路Ⅱ
Q
0
1
4
3
toggle

CK D Q Q
0
x Q0 Q 0
2
1
x: don’t care
CKの立ち上がりで2進動作(トグル)
1
初期状態は事前にクリア(CLR =0⇒1)
CKの立ち下がりで2進動作(トグル)
Q
1 1
摂大・鹿間
J=K=1に接続
CLR
D  Q に接続
D-FFの真理値表

Q
CK J K Q Q
0 x x Q0 Q0
0 0 Q0 Q0
D-FFによる2進カウンタ
CK
VCC(1)
2~5進カウンタのCK入力数と出力(QAQBQC)の関係
N進カウンタ: N 番目の入力で初期状態に戻る

摂大・鹿間
論理回路Ⅱ
下位FFの出力はtpd遅れて遷移
上位FFは既にk-1個目の出力読み込みを完了済
k 個目のCKによる下位FF出力遷移の影響なし
レース現象
なし
FF1のCKK入力時にはk-1番目の出力読込み済
1
0
1
K
0
CK
QA
K-1 K-2
FF1
QC
QB
FF2
FF3
x: don’t care
論理回路Ⅱ
摂大・鹿間
論理回路Ⅱ
遷移 @CK矢印+伝搬遅延tpd
摂大・鹿間
1
CK入力数と出力のタイムチャート


カウンタの動作分類&分周器
QA(最下位桁): 2進数表記は (QC QB QA)
N進カウンタ: 2n-1<N≦2n を満たすn 段のFFで構成できる
0 1
2
3
4
5
6
カウンタ
2進カウンタ
3進カウンタ
QA
0
QA
0
1
0
0
1
0
0
1
0
0
0
1
0
1
0
1
0
0
1
1
0
0
0
1
0
1
0
0
1
QB
0
0
1
1
0
0
0
QC
0
0
0
0
1
0
0
QB
4進カウンタ
QA
QB
QA
5進カウンタ
論理回路Ⅱ
0
1
1

N 個目
0
摂大・鹿間

1
2
3
CK
0
論理回路Ⅱ
0
0
QB
0
0
1
1
1
0
1
0
1
1
2
3
4
5

CLR

QA

QC

Y
J
CK
QA
FFA
 CK
K
Q
Q
CLR
QB
FFB
J
 CK
K
Q
Q
CLR
QC
FFC
J
 CK
K
Q


摂大・鹿間
全FFクリア
ただし、CK 5立下りから
少し遅れてクリア
(∵ QA=1後にCLR)
QAにヒゲ状の不要信号
発生 (ハザード)
他の回路の誤動作防止
を考慮すべし
Q
CLR
CLR
論理回路Ⅱ
Y
0
1
0
4
5
8
7
6
QB
0
0
QC
0
0
1
0
1
0
0
1
1
0
1
1
1
0
1
0
1
1
0
0
1
0
摂大・鹿間
5進カウンタ
n-1<5≦2n: n =3 (3段のFF)
 2
 各FFをトグル動作させる(J =K=1)
 非同期式カウンタ: 下位出力を次段のCK に入力
 5個目の入力でQA=QC=1になった信号で全FFクリア
 回路を構成する
5進カウンタの真理値表
CK QC QB QA
0
0
0
0
0
1
0
0
1
1
0
0
1
0
1
0
1
CK
2
3
4
CLR
5 (1 0 1 )
摂大・鹿間
QA
FFA
VCC(1)
J
 CK
K
Q
Q
CLR
QB
FFB
J
 CK
K
Q
Q
CLR
QC
FFC
J
 CK
K
Q
Q
CLR
Y
0 0 0
タイムチャート
 CK4でQC=1
CK5: QA=1になった瞬
間に、NAND出力
Y=1⇒0
QB
VCC(1)

状態(00)に戻る
⇒ 4進カウンタ
例題10-2: 非同期式5進カウンタをJK-FFで構成せよ (2/2)
CK
3
論理回路Ⅱ
CK 4の入力で初期
CLR
2
例題10-2: 非同期式5進カウンタをJK-FFで構成せよ (1/2)
QA: CK の立下りでトグル動作
QB: QAの立下りでトグル動作
(QBQA): (00) (01) (10) (11)⇒(00)
4
5

1
CK
QA
JK-FFによる非同期式4進カウンタ各部のタイムチャートを示せ
QA
QB 回路動作
FFB
FFA
VCC(1)
 CK 立下りで遷移するJK-FF
 J=K=1: CK入力でトグル動作
Q
Q
J
J
 CK 入力前にQA=QB=0にクリア
 CK
 CK
CK
 CLR(0入力⇒1)でFF入力受付に
Q
Q
K
K
CLR
CLR
 タイムチャート

分周器: CKの周波数f を1/2nにする
(1段で1/2,2段で1/4 ........)
入力で
クリア

CLR
•全FFをCK に同期させて計数
同期式
10.2 非同期式カウンタ (例題10-1)
QA
• FF(2進カウンタ動作)を縦続接続し、
下位の桁上げを上位のCK に入力して計数
非同期式
CK
非同期式5進カウンタ
論理回路Ⅱ
摂大・鹿間
例題10-3: 非同期式5進カウンタの真理値表とタイムチャートから、
動作を解析し回路を構成せよ。(CLR回路なし,JK-FF3段) ---1/2
 FFA: CK1 からCK4 までCK 立下がりでトグル動作


 この期間 QC  JA 1 ゆえ、KA=1ならFFAはトグル動作
FFB: QBはQAの立下がりでトグル動作
 ∴ J K 1 であり、FFBのCK 入力はQA
B
B
FFC: CK3 での出力(Qc QB QA)=(011)
J C  QA  QB として、CK4 にてQc=0 ⇒1, QA=QB=0(JC=0)

 CK5: Qc=1 ⇒0
 一方 QC  JA 1 0 となり、FFAはCK5 を計数せずFFAは(000)に戻る
 ∴ JC=QA・QB,KC=1としてFFCをCK で駆動
1
2
3
4
5
CK QC QB QA
0
1
2
3
4
論理回路Ⅱ
5
0
0
0
0
1
0
0
0
1
1
0
0
0
1
0
1
0
0
CK
QA
QB
JC
QC
QC  J A
摂大・鹿間
2
例題10-3: 非同期式5進カウンタの真理値表とタイムチャートから、
動作を解析し回路を構成せよ。(CLR回路なし,JK-FF3段) ---2/2

回路構成




QA
J
CK
 CK
K
論理回路Ⅱ
QB
FFA
VCC(1)
Q
CLR
J
 CK
K
J
 CK
Q
K
CLR
CK
Q1
Q2
Q
Q3
Q
(Q3Q2Q1 ) (000) (001) (010) (011) (100) (101) (110) (111) (000) (001)
CLR
摂大・鹿間
CLR
(別名)リプルカウンタ: 下位の桁上げ情報が上位に伝搬





ripple (さざ波)
上位桁の動作遅れ大: n 段目(FFn)では、n×tpd
ハザード発生: 他の回路に接続すると、動作時間差で発生する場合あり
同期式カウンタでは動作遅れ,ハザード発生の問題解消
動作遅れの利点:


4進カウンタの出力(QBQA)を、(Y1Y2)に順次変換
真理値表を作成する
Y1, Y2の論理式を求める
 Y1=1: QBQA  QBQA  QB
 Y2=1: Q Q  Q Q  Q  Q
B A
B A
A
B

論理式から回路を構成する


動作遅れの欠点:


素子の選択幅大: 上位FFに低速動作素子を使用可
K
CK
QA
K-1 K-2
FF1
伝搬遅延tpd
論理回路Ⅱ
QC
QB
FF2
摂大・鹿間
論理回路Ⅱ
例題10-4: CK入力に対し(Y1Y2)=(00) (01) (11) (10)を
順次出力する回路を非同期式カウンタで構成せよ
非同期式カウンタの特性 (補足)

Q
Q
Q
FFC
Q
T
T
T
ポジティブエッジトリガ
ポジティブエッジトリガ
T-FFを3段接続した
T-FFを3段接続した
8進カウンタ
8進カウンタ
Q
Q
Q
CK
Q3
Q2
Q1
QC
FFB
Q
T-FFをn段接続して2n進カウンタ(計数回路)を構成できる

FFA: 出力QとFFBのCK 接続
JA: QC に接続
KA=JB=KB=KC=1 (Vcc)
AND: 入力に QA , QB 、出力にJC 接続
CK: FFA,FFCに接続
 強制的CLRのない5進カウンタ

T-FFによる計数回路
ネガティブエッジトリガJK-FF使用,動作前CLR付き
CK QB QA Y1 Y2
FF3
伝搬遅延3×tpd
摂大・鹿間
0
1
2
3
0
0
1
1
論理回路Ⅱ
0
1
0
1
0
0
1
1
0
1
1
0
QA
QB
VCC(1)
J
CK
 CK
K
CLR
Q
Q
CLR
J
 CK
K
Y1
Y2
Q
Q
CLR
摂大・鹿間
3