計算機システム設計論 松谷研究室 石田匠 松谷研究室 室伏良平 渡邉研究室 曽澤将昇 山﨑研究室 金田健佑 設計ポリシ（目標） • 性能向上 – 命令レベルの並列性によるIPCの向上 – パイプライン化による周波数の向上 概要 • • • • • • • • • • データ幅: 32bit アドレス幅: 32bit 命令セット: MIPS互換 汎用レジスタ: 32個（MIPSの仕様に基づく） ６段パイプライン 4命令を同時に実行可能なスーパスカラ 不要な依存関係を解消するためのレジスタリネーミング 2bit predictorを用いた分岐予測 Branch Target Bufferによるプリフェッチ機構 Out of Order実行 ブロック図 Instruction Address Instruction Data PC BTB Decoder x4 Predictor Register File Reorder Buffer Decode Queue Reservation Station Address, Store Data Load Data Memory Access Unit x1 Reservation Station Reservation Station Branch Unit x1 Int Unit x4 Common Data Bus Arbiter 論理合成 • • • • プロセスルール: TSMC65nm 合成ツール: Synopsys社 Design Compiler 実装したCPUの最大動作周波数: 333MHz 面積 面積(um2) たたき台CPU 2,541 実装したCPU 800,084 プログラム（エラトステネスのふるい） 結果の表示方法 • データメモリ（データキャッシュへの書き込み） を$display($write)で出力 実行結果 • シミュレータ： Cadence社 NC-Verilog • 実行サイクル数： 21143クロックサイクル • 実行時間： 動作周波数が333MHzなら、0.63ms 配置配線
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