Chapter 4 The Active and Poly Layers pp. 83 - 104 この章で取り扱うレイヤー • アクティブレイヤー(active layer) – 基盤を覆う二酸化シリコンを除去する領域を定義する (Figs 2.3 & 2.4を見てね) • n選択レイヤー(n-select layer) – n型の不純物を注入する領域を定義する • p選択レイヤー(p-select layer) – p型の不純物を注入する領域を定義する • ポリシリコンレイヤー(poly layer) – MOSFETのゲートを形成する領域を定義する レイアウトで使用するレイヤー名 • 2章と3章で使用したレイヤー名 – – – – – NWEL(nウェル) MET1(配線その1) VIA1(ビアその1) MET2(配線その2) OVGL(絶縁膜剥離) • 4.1節で使用するレイヤー名 – – – – – – ACTV(アクティブ) NSEL(n選択) PSEL(p選択) POL1(ポリシリコンその１) SILI(シリサイド(ケイ化物)ブロック, silicide block) CONT(コンタクト) アクティブレイヤー active area field area p＆n選択レイヤー nウェルなし アクティブ＋n選択＝n+ nウェルあり ポリシリコンレイヤー レイアウト図 断面図 斜め図 製造手順 1. FOXに穴開け 2. ゲート酸化膜を成長 3. ポリシリコンの形成 4. n型不純物半導体を注入 ポリシリコン配線 • ポリシリコンを配線と して使用する • シート抵抗 – 金属: 0.1Ω/square – ポリシリコン+不純物: 200Ω/square • 対基盤容量もでかい シリサイド(ケイ化物)を置く レイヤー名: シリサイドブロック(SIL1) プロセスフロー 1/6 1. 酸化パッドを薄めに形成(クッション) 2. 窒化物を置く 3. フォトレジストをアクティブ領域に置く プロセスフロー 2/6 4. エッチング 浅い溝 (shallow trench) 5. FOXを形成 Shallow Trench Isolation STI プロセスフロー 3/6 6. 閾値電圧を調整 7. ポリシリコンを形成 プロセスフロー 4/6 8. LDDの形成 Lightly Doped Drain LDD 電界を押さえる(see Ch.6) プロセスフロー 5/6 9. ゲート側面の酸化スペーサーの形成 10. n+/p+不純物注入 11. シリサイドを加える シート抵抗を下げる プロセスフロー 6/6 • ここまでの過程 the front-end of the line (FEOL) • 以降の過程 the back-end of the line (BEOL) • 溝掘って材料で埋めて表面を平らに加工する ダマスカスプロセス ポリシリコンやアクティブ領域への 配線の接続 直接つながず コンタクトを 経由する p型基板とグランドとの接続 直接つながず p+ or n+ or ポリシリコンを経由する nウェル抵抗のレイアウト 正確に抵抗値を計算するのは難しいけど プロセスのばらつきの影響が大きいので大雑把 NMOSとPMOSのレイアウト NMOS PMOS MOSFETは4端子デバイス NMOSとPMOSの回路記号 スタンダードセルの枠組み デザインルール 静電気から防御 実装の詳細
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