第５章 順序論理回路（３） 入力のある順序回路の設計 状態遷移表 状態遷移表 状態遷移から順序回路へ JK 入力回路 出力回路 回路図 x x J2 J1 Q2 1 1 K2 x K1 Q1 y RS-FFによる実現 RS-FF による回路 x x J2 1 x K2 Q1 J1 Q2 y K1 x x S2 R2 S1 Q2 x R1 Q1 y FFの変換 FFも順序回路であるので、（他の型の）FF を使って設計できる． JK-FF を RS-FF で設計する． RS-FFによるJK-FFの表現 J K S R Q FFの変換 FFの変換 同期 2 k 進カウンタ J K Q J Q K １ Parallel carry, carry look-ahead J K Q J K Q 直列桁上げ J K Q J K Q J Q K １ Serial carry, ripple carry 遅い動作 J K Q 同期カウンタ 並列桁上げ T t t g 直列桁上げ T t (n 2) t g T n 段の遅延 t FFの遅延 t g 桁上げゲートの遅延 非同期カウンタ clock １ J J J J K K K K Shift register D Q D Q R Q R Q D Q D Q clock S clock S R S Q R S Q Encoder X0 X1 X2 X3 X4 X5 X6 X7 エ ン コ ー ダ Y0 Y1 Y2 X0 X1 X2 X3 X4 X5 X6 X7 Y2 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Y1 Y0 デコーダ Y2 Y1 Y0 デ コ ー ダ X0 X1 X2 X3 X4 X5 X6 X7 Y2 Y2 Y1 Y1 Y0 Y0 X 0 X1 X 2 X 3 X 4 X 5 X 6 X 7 セレクタ･マルチプレクサ X0 X1 X2 X3 X4 X5 X6 X7 Z Y2 Y1 Y0 半加算器 a+b 0+0 0+1 1+0 1+1 S 0 1 1 0 C 0 0 0 1 S a HA b C S a b ab C ab 半加算器 全加算器 S C HA S a S C HA b C C メモリ ア ド レ ス データ メモリ アドレス 000 001 010 011 100 101 110 111 d0 0 0 1 1 0 1 1 0 d1 1 1 1 0 0 1 0 0 d2 0 0 0 1 1 1 0 1 d3 0 0 1 1 0 0 1 1 系統的な順序回路の設計 メモリを用いた組合せ回路 – d0, d1, d2, d3 ４つの論理関数の真理値表で あるとみなす． アドレス 000 001 010 011 100 101 110 111 d0 0 0 1 1 0 1 1 0 d1 1 1 1 0 0 1 0 0 d2 0 0 0 1 1 1 0 1 d3 0 0 1 1 0 0 1 1 系統的な順序回路の設計 y x Q k 2 Q1k メ モ リ 状態遷移表をそのままメモリに書きこむ． Q2k 1 Q1k 1 系統的な順序回路の設計 マイクロプログラミング 入力 ア ド レ ス 出力 RAM ROM レジスタ プログラム･カウンタ 次 の ア ド レ ス マイクロプログラミング 大規模なシステムの設計 メモリのアクセスタイム 書き換え可能なメモリ ハードウェアをソフトウェア化する． ハードウェア設計言語 シリコン･コンパイラ 機能記述による自動設計 – 回路設計 – シミュレーション – レイアウト – 検査
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